集成電路設計VHDL教程

第1章 引言
1.1 硬件描述語言
1.2 VHDL語言的產(chǎn)生及發(fā)展
1.3 VHDI語言的特點
1.4 VHDI語言的開發(fā)環(huán)境
1.5 小結(jié)
第2章 VHDL程序基本結(jié)構(gòu)
2.1 VHDL程序的基本單元
2.2 設計實體
2.2.1 類屬和端口說明
2.2.2 端口模式
2.2.3 實體說明部分
2.2.4 實體語句部分
2.3 設計結(jié)構(gòu)體
2.3.1 結(jié)構(gòu)體命名
2.3.2 定義語句
2.3.3 并行處理語句
2.3.4 結(jié)構(gòu)體的子結(jié)構(gòu)設計方法
2.4 描述風格
2.4.1 行為描述
2.4.2 數(shù)據(jù)流描述
2.4.3 結(jié)構(gòu)描述
2.4.4 混合描述
2.5 小結(jié)
第3章 VHDL數(shù)據(jù)和表達式
3.1 VHDL標識符
3.1.1 短標識符
3.1.2 擴展標識符
3.2 VHDL數(shù)據(jù)對象
3.2.1 常量
3.2.2 變量
3.2.3 信號
3.2.4 文件
3.3 VHDL數(shù)據(jù)類型
3.3.1 標量類型
3.3.2 復合類型
3.3.3 存取類型
3.3.4 文件類型
3.3.5 其他類型
3.3.6 子類型
3.4 類型轉(zhuǎn)換
3.4.1 用類型標記實現(xiàn)類型轉(zhuǎn)換
3.4.2 用戶創(chuàng)建的類型轉(zhuǎn)換
3.4.3 數(shù)據(jù)類型的限定
3.4.4 IEEE標準數(shù)據(jù)類型
3.5 詞法單元
3.5.1 注釋
3.5.2 數(shù)字
3.5.3 字符
3.5.4 字符串
3.5.5 位串
3.6 VHDL表達式與運算符
3.6.1 邏輯運算符
3.6.2 算術(shù)運算符
3.6.3 關(guān)系運算符
3.6.4 并置運算符
3.6.5 運算符的優(yōu)先級
3.7 小結(jié)
第4章 VHDL主要描述語句
4.1 順序語句
4.1.1 變量賦值語句
4.1.2 信號賦值語句
4.1.3 IF語句
4.1.4 CASE語句
4.1.5 LOOP語句
4.1.6 NEXT語句
4.1.7 EXIT語句
4.1.8 斷言語句
4.1.9 過程調(diào)用語句
4.1.10 RETURN語句
4.1.11 NULL語句
4.1.12 REPORT語句
4.2 并行語句
4.2.1 進程語句
4.2.2 WAIT語句
4.2.3 BUCK語句
4.2.4 并行過程調(diào)用語句
4.2.5 并行斷言語句
4.2.6 并行信號賦值語句
4.2.7 信號代入語句
4.2.8 元件例化語句
4.2.9 生成語句
4.2.10 參數(shù)傳遞語句
4.2.11 端口映射語句
4.3 命名規(guī)則和注解標注
4.4 小結(jié)
第5章 屬性
5.1 預定義屬性
5.2 數(shù)值類屬性
5.2.1 數(shù)值類屬性
5.2.2 數(shù)值類數(shù)組屬性
5.2.3 數(shù)值類塊屬性
5.3 函數(shù)類屬性
5.3.1 函數(shù)類屬性
5.3.2 函數(shù)數(shù)組屬性
5.3.3 函數(shù)信號屬性
5.4 信號類屬性
5.5 類型類屬性
5.6 范圍類屬性
5.7 ATTRIBUTE語句
5.8 用屬性檢查建立和保持時間
5.9 小結(jié)
第6章 信號與延遲
6.1 信號驅(qū)動源
6.2 延遲
6.2.1 慣性延遲
6.2.2 傳輸延遲
6.3 信號驅(qū)動源上的延遲作用
6.3.1 信號驅(qū)動源上傳輸延遲的作用
6.3.2 信號驅(qū)動源上慣性延遲的作用
6.3.3 信號驅(qū)動源上閾值慣性延遲的作用
6.4 模擬周期
6.5 5 延遲
6.6 小結(jié)
第7章 VHDL模型的基本結(jié)構(gòu)
7.1 設計層次
7，2 庫
7.2.1 STD庫
7.2.2 WORK庫
7.2.3 資源庫
7.2.4 USE子句
7.3 程序包
7.3.1 STANDARD程序包
7.3.2 TEXTIO程序包
7.3.3 Std-Logic-1164程序包
7.3.4 Numeric Std程序包
7.3.5 Numeric Bit程序包
7.4 元件例化
7.4.1 用戶構(gòu)造
7.4.2 調(diào)用元件
7.5 小結(jié)
第8章 配置
8.1 默認連接
8.2 默認配置
8.3 配置說明
8.3.1 元件配置
8.3.2 低級配置
8.3.3 實體-結(jié)構(gòu)體對的配置
8.3.4 端口映射
8.4 映射實體
8.5 配置中的類屬
8.5.1 結(jié)構(gòu)體中的類屬值
8.5.2 配置中的類屬
8.6 塊的配置
8.7 結(jié)構(gòu)體的配置
8.8 小結(jié)
第9章 子程序
9.1 過程
9.2 函數(shù)
9.2.1 轉(zhuǎn)換函數(shù)
9.2.2 決斷函數(shù)
9.3 子程序重載
9.3.1 子程序重載
9.3.2 運算符重載
9.4 小結(jié)
第10章 VHDL程序設計基礎
10.1 設計中的重要概念
10.1.1 組合邏輯與時序邏輯
10.1.2 鎖存器、觸發(fā)器和寄存器
10.1.3 存儲器
10.2 可編程邏輯器件
10.2.1 PLD概述
10.2.2 CPLD和FPGA
10.2.3 開發(fā)PLD
10.3 相關(guān)的設計理論
10.3.1 集成電路的設計與綜合
10.3.2 層次化設計方式
10.4 相關(guān)的設計方法
10.4.1 組合電路設計
10.4.2 時序電路設計
10.4.3 數(shù)字集成系統(tǒng)的行為綜合
10.5 小結(jié)
第11章 基本組合電路的VHDL模型
11.1 邏輯門
11.1.1 與門(ANDGate)
11.1.2 或門(ORGate)
11.1.3 反相器(Inverter)
11.1.4 與非門(NANDGate)
11.1.5 或非門(NORGate)
11.1.6 異或門(XORGate)
11.2 緩沖器
11.3 選擇器
11.4 譯碼器
11.5 編碼器
11.6 比較器
11.7 移位器
11.8 運算器
11.8.1 加法器(Adder)
11.8.2 乘法器(Multiplier)
11.8.3 求補器
11.9 算術(shù)邏輯單元ALU
11.10 可編程邏輯陣列PLA
11.11 小結(jié)
第12章 基本時序電路的VHDL模型
12.1 鎖存器
12.1.1 電平鎖存器
12.1.2 同步鎖存器
12.1.3 異步鎖存器
12.2 觸發(fā)器
12.2.1 D觸發(fā)器
12.2.2 T觸發(fā)器
12.2.3 JK觸發(fā)器
12.3 寄存器
12.3.1 通用寄存器
12.3.2 移位寄存器
12.4 計數(shù)器
12.4.1 同步計數(shù)器
12.4.2 異步計數(shù)器
12.5 小結(jié)
第13章 有限狀態(tài)機
13.1 有限狀態(tài)機概述
13.1.1 Moore狀態(tài)機功能描述
13.1.2 Mealy狀態(tài)機功能描述
13.1.3 有限狀態(tài)機的選擇
13.2 構(gòu)造狀態(tài)表
13.2.1 建立狀態(tài)轉(zhuǎn)換圖
13.2.2 建立狀態(tài)轉(zhuǎn)換表
13.3 有限狀態(tài)機的復位
13.3.1 有限狀態(tài)機的同步復位
13.3.2 有限狀態(tài)機的異步復位
13.4 建立有限狀態(tài)機的VHDL模型
13.4.1 有限狀態(tài)機的描述風格
13.4.2 有限狀態(tài)機的描述實例
13.5 有限狀態(tài)機狀態(tài)編碼方式
13.5.1 組合譯碼式
13.5.2 一位有效式
13.6 小結(jié)
第14章 系統(tǒng)設計實例
14.1 存儲器設計
14.1.1 只讀存儲器ROM
14.1.2 隨機讀取存儲器RAM
14.1.3 堆棧(stack)
14.2 系統(tǒng)層次化設計
14.2.1 系統(tǒng)層次設計方法
14.2.2 系統(tǒng)模塊劃分方法
14.2.3 系統(tǒng)層次化設計實例
14.3 自頂向下的系統(tǒng)設計方法
14.3.1 Top-Down分析方法
14.3.2 0C51微處理器設計實例
14.4 小結(jié)
第15章 系統(tǒng)仿真
15.1 系統(tǒng)仿真概述
15.2 組合電路系統(tǒng)仿真
15.3 時序電路系統(tǒng)仿真
15.4 測試激勵設計方式
15.5 小結(jié)
第16章 邏輯綜合與設計實現(xiàn)
16.1 邏輯綜合
16.1.1 邏輯綜合的原理
16.1.2 設置技術(shù)庫
16.1.3 邏輯綜合的約束條件
16.2 設計實現(xiàn)
16.2.1 設計實現(xiàn)概述
16.2.2 面向CPLD器件的實現(xiàn)概述
16.2.3 面向CFLD器件的實現(xiàn)實例
16.2.4 面向FPGA器件的實現(xiàn)概述
16.2.5 面向FPGA器件的實現(xiàn)實例
16.3 小結(jié)
第17章 MAX+PlusII使用入門
17.1 MAX十PlusII特點
17.2 MAX十PlusII的安裝
17.2.1 推薦的系統(tǒng)配置
17.2.2 MAX十PlusII的安裝
17.3 使用MAX十PlusII軟件系統(tǒng)的設計流程
17.3.1 設計輸入
17.3.2 設計處理
17.3.3 設計校驗
17.3.4 設計編程
17.3.5 設計流程
17.4 邏輯設計的輸入方法
17.4.1 圖形設計輸入
17.4.2 文本設計輸入
17.4.3 創(chuàng)建頂層圖形設計文件
17.4.4 層次顯示
17.5 編譯設計項目
17.5.1 準備編譯
17.5.2 編譯選項設置
17.5.3 運行編譯器
17.5.4 在底層圖編輯器中觀察試配結(jié)果
17.5.5 引腳鎖定
17.6 設計項目仿真
17.7 定時分析
17.8 器件編程
17.9 小結(jié)
第18章 Xilinx Foundation Series ISE 3.1i簡介
18.1 XilinxFoundation SeriesISE 3.1i特點介紹
18.2 Xilinx FoundationSeriesISE 3.1i的安裝
18.3 XilinxFoundationSeriesISE 3.1i軟件系統(tǒng)工具綜述
18.3.1 軟件啟動
18.3.2 項目管理
18.3.3 設計輸入
18.3.4 邏輯綜合
18.3.5 設計約束
18.3.6 功能仿真
18.3.7 設計實現(xiàn)
18.3.8 報告文件
18.3.9 時序仿真
18.3.10 器件編程
18.4 XilinxFoundationSeriesISE 3.1i使用實例
18.4.1 VHDL設計輸入
18.4.2 模塊功能驗證
18.4.3 頂層電路邏輯圖輸入
18.4.4 設計實現(xiàn)
18.4.5 時序分析
18.5 小結(jié)
附錄A VHDL保留字
附錄B VHDL語法總結(jié)
附錄C VHDL英漢名詞對照表
附錄D 部分PLD廠家主流芯片介紹