數(shù)字電子技術(shù)基礎(chǔ)

第一章 邏輯代數(shù)基礎(chǔ)
內(nèi)容提要
1.1 數(shù)字電路及其特點(diǎn)
1.2 數(shù)制與碼制
1.2.1 數(shù)制
1.2.2 碼制
1.3 邏輯代數(shù)及其基本運(yùn)算
1.3.1 邏輯變量和邏輯函數(shù)
1.3.2 邏輯代數(shù)中的三種基本關(guān)系和運(yùn)算
1.3.3 復(fù)合邏輯函數(shù)
1.4 邏輯函數(shù)的表示方法及其相互轉(zhuǎn)換
1.4.1 邏輯函數(shù)的表示方法
1.4.2 邏輯函數(shù)不同表示方法的相互轉(zhuǎn)換
1.5 邏輯代數(shù)的基本公式和運(yùn)算規(guī)則
1.5.1 基本公式
1.5.2 運(yùn)算規(guī)則
1.6 邏輯函數(shù)的化簡(jiǎn)
1.6.1 邏輯函數(shù)化簡(jiǎn)的意義和最簡(jiǎn)的概念
1.6.2 邏輯函數(shù)的公式化簡(jiǎn)法
1.6.3 邏輯函數(shù)的卡諾圖化簡(jiǎn)法
本章小結(jié)
自測(cè)題
習(xí)題
第二章 門(mén)電路
內(nèi)容提要
2.1 概述
2.2 半導(dǎo)體器件的開(kāi)關(guān)特性
2.2.1 半導(dǎo)體二極管的開(kāi)關(guān)特性
2.2.2 半導(dǎo)體三極管的開(kāi)關(guān)特性
2.2.3 MOS管的開(kāi)關(guān)特性
2.3 分立元件門(mén)電路
2.3.1 二極管與門(mén)
2.3.2 二極管或門(mén)
2.3.3 三極管反相器
2.3.4 正邏輯和負(fù)邏輯
2.4 CMOS門(mén)電路
2.4.1 CMOS反相器
2.4.2 CMOS其它類(lèi)型門(mén)電路
2.4.3 CMOS電路的幾個(gè)系列
2.4.4 CMOS門(mén)電路使用的注意事項(xiàng)
2.5 TTL門(mén)電路
2.5.1 TTL與非門(mén)
2.5.2 TTL其它類(lèi)型門(mén)電路
2.5.3 TTL電路的幾個(gè)系列
2.6 CMOS與TTL門(mén)電路的比較
2。6.1 性能比較
2.6.2 使用方法比較
2.6.3 CMOS與TTL電路的相互連接
本章小結(jié)
自測(cè)題
習(xí)題
第三章 組合邏輯電路
內(nèi)容提要
3.1 組合邏輯電路概述
3.1.1 組合電路的特點(diǎn)
3.1.2 由門(mén)電路構(gòu)成的組合邏輯電路的一般分析方法
3.1.3 由門(mén)電路構(gòu)成的組合邏輯電路的一般設(shè)計(jì)方法
3.2 常用中規(guī)模集成組合邏輯電路
3.2.1 加法器
3.2.2 編碼器
3.2.3 譯碼器
3.2.4 數(shù)值比較器
3.2.5 數(shù)據(jù)選擇器
3.3 利用集成組合邏輯電路設(shè)計(jì)一般組合邏輯電路
3.3.1 利用譯碼器設(shè)計(jì)一般組合邏輯電路
3.3.2 利用數(shù)據(jù)選擇器設(shè)計(jì)一般組合邏輯電路
3.4 組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象
3.4.1 競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象及其產(chǎn)生原因
3.4.2 競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象的消除方法
本章小結(jié)
自測(cè)題
習(xí)題
第四章 觸發(fā)器
內(nèi)容提要
4.1 觸發(fā)器概述
4.1.1 觸發(fā)器的一般特點(diǎn)
4.1.2 觸發(fā)器的幾種常見(jiàn)結(jié)構(gòu)和功能分類(lèi)
4.1.3 觸發(fā)器邏輯功能的描述方法
4.2 觸發(fā)器的幾種常見(jiàn)結(jié)構(gòu)
4.2.1 基本R-S觸發(fā)器
4.2.2 同步R-S觸發(fā)器和D鎖存器
4.2.3 主從型觸發(fā)器
4.2.4 邊沿觸發(fā)器
4.3 時(shí)鐘控制觸發(fā)器邏輯功能的分類(lèi)
4.3.1 T觸發(fā)器和T觸發(fā)器
4.3.2 五種時(shí)鐘控制觸發(fā)器的比較
4.3.3 集成觸發(fā)器
4.3.4 具有不同邏輯功能觸發(fā)器的相互轉(zhuǎn)換
4.3.5 觸發(fā)器的驅(qū)動(dòng)方程和狀態(tài)方程
本章小結(jié)
自測(cè)題
習(xí)題
第五章 時(shí)序邏輯電路
內(nèi)容提要
5.1 時(shí)序邏輯電路概述
5.1.1 時(shí)序電路的特點(diǎn)
5.1.2 時(shí)序電路邏輯功能的描述方法
5.1.3 常用時(shí)序電路
5.2 計(jì)數(shù)器
5.2.1 計(jì)數(shù)器的分類(lèi)
5.2.2 計(jì)數(shù)器的一般分析方法
5.2.3 二進(jìn)制計(jì)數(shù)器
5.2.4 十進(jìn)制計(jì)數(shù)器
5.2.5 利用反饋法實(shí)現(xiàn)N進(jìn)制計(jì)數(shù)器
5.3 寄存器
5.3.1 數(shù)碼寄存器
5.3.2 移位寄存器
5.3.3 移位寄存器型計(jì)數(shù)器
5.4 順序脈沖發(fā)生器
5.5 時(shí)序邏輯電路的設(shè)計(jì)
5.5.1 設(shè)計(jì)方法及步驟
5.5.2 設(shè)計(jì)舉例
本章小結(jié)
自測(cè)題
習(xí)題
第六章 大規(guī)模集成電路
內(nèi)容提要
6.1 半導(dǎo)體存儲(chǔ)器概述
6.2 只讀存儲(chǔ)器（ROM)
6.2.1 固定ROM
6.2.2 可編程ROM
6.2.3 可改寫(xiě)ROM
6.2.4 利用ROM實(shí)現(xiàn)組合邏輯函數(shù)
6.3 隨機(jī)存取存儲(chǔ)器（RAM)
6.3.1 基本結(jié)構(gòu)與工作原理
6.3.2 存儲(chǔ)單元
6.4 存儲(chǔ)器的擴(kuò)展
6.4.1 位擴(kuò)展
6.4.2 字?jǐn)U展
6.5 可編程邏輯器件概述
6.6 低密度的可編程邏輯器件（LDPLD)
6.6.1 可編程邏輯陣列（PLA)
6.6.2 可編程陣列邏輯（PAL)
6.6.3 通用陣列邏輯（GAL)
6.7 高密度的可編程邏輯器件（HDPLD)
6.7.1 可擦除／可編程邏輯器件（EPLD)
6.7.2 現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA)
6.7.3 在系統(tǒng)可編程邏輯器件（ISP)
6.7.4 ispLSIl016
本章小結(jié)
自測(cè)題
習(xí)題
第七章 脈沖的產(chǎn)生與整形電路
內(nèi)容提要
7.1 概述
7.1.1 施密特觸發(fā)器
7.1.2 單穩(wěn)態(tài)觸發(fā)器
7.1.3 多諧振蕩器
7.2 555定時(shí)器及其組成的脈沖產(chǎn)生與整形電路
7.2.1 555定時(shí)器
7.2.2 由555定時(shí)器組成的施密特觸發(fā)器
7.2.3 由555定時(shí)器組成的單穩(wěn)態(tài)觸發(fā)器
7.2.4 由555定時(shí)器組成的多諧振蕩器
7.3 集成施密特觸發(fā)器
7.3.1 集成施密特觸發(fā)器簡(jiǎn)介
7.3.2 施密特觸發(fā)器應(yīng)用舉例
7.4 集成單穩(wěn)態(tài)觸發(fā)器
7.4.1 單穩(wěn)態(tài)觸發(fā)器簡(jiǎn)介
7.4.2 單穩(wěn)態(tài)觸發(fā)器應(yīng)用舉例
7.5 由門(mén)電路組成的多諧振蕩器
7.5.1 非對(duì)稱(chēng)式多諧振蕩器
7.5.2 環(huán)形多諧振蕩器
7.5.3 石英晶體多諧振蕩器
本章小結(jié)
自測(cè)題
習(xí)題
第八章 數(shù)-模（D／A)轉(zhuǎn)換和?！獢?shù)（A／D)轉(zhuǎn)換電路
內(nèi)容提要
8.1 概述
8.2 D／A轉(zhuǎn)換器
8.2.1 權(quán)電阻網(wǎng)絡(luò)型D／A轉(zhuǎn)換器
8.2.2 倒T形電阻網(wǎng)絡(luò)D／A轉(zhuǎn)換器
8.2.3 D／A轉(zhuǎn)換器的主要技術(shù)指標(biāo)
8.3 A／D轉(zhuǎn)換器
8.3.1 A／D轉(zhuǎn)換的一般步驟
8.3.2 取樣保持電路
8.3.3 逐次漸近型A／D轉(zhuǎn)換器
8.3.4 雙積分型A／D轉(zhuǎn)換器
8.3.5 A／D轉(zhuǎn)換器的主要技術(shù)指標(biāo)
本章小結(jié)
自測(cè)題
習(xí)題
第九章 數(shù)字電路應(yīng)用舉例
9.1 串行數(shù)值比較器
9.2 波形發(fā)生和變換電路
9.2.1 可編程序列脈沖發(fā)生器
9.2.2 由移位寄存器組成的順序脈沖發(fā)生器
9.2.3 階梯波發(fā)生器
9.3 定時(shí)預(yù)警電路
本章小結(jié)
自測(cè)題和習(xí)題參考答案
參考文獻(xiàn)