數(shù)字電路EDA設(shè)計

上篇  理論篇
 
第1章  EDA技術(shù)概述 3
 1.1  現(xiàn)代電子系統(tǒng)的設(shè)計方法 3
  1.1.1  概述 3
  1.1.2  ASIC技術(shù) 4
 1.2  EDA技術(shù) 5
  1.2.1  概述 5
  1.2.2  EDA技術(shù)的基本特征 6
 1.3  可編程專用集成電路ASIC 7
  1.3.1  概述 7
  1.3.2  主要特點 8
  1.3.3  可編程ASIC技術(shù)展望 9
 習題 12
第2章  可編程邏輯器件 13
 2.1  可編程邏輯器件的分類 13
  2.1.1  可編程邏輯器件按集成度分類 13
  2.1.2  可編程邏輯器件的其他分類方法 14
 2.2  可編程邏輯器件的基本結(jié)構(gòu) 14
  2.2.1  PLD電路的表示方法及有關(guān)符號 15
  2.2.2  與-或陣列 16
  2.2.3  宏單元 17
 2.3  可編程邏輯器件的基本資源 17
  2.3.1  功能單元 17
  2.3.2  輸入/輸出引腳 18
  2.3.3  布線資源 19
  2.3.4  片內(nèi)RAM 21
 2.4  可編程邏輯器件的編程元件 23
 2.5  Altera公司的可編程邏輯器件 26
  2.5.1  Altera公司的產(chǎn)品簡介 26
  2.5.2  MAX 7000系列的結(jié)構(gòu)特點 27
  2.5.3  FLEX 10K系列的結(jié)構(gòu)特點 30
  2.5.4  ACEX系列器件 38
  2.5.5  APEX系列器件簡介 42
 習題 50
第3章  可編程邏輯器件的設(shè)計與開發(fā) 51
 3.1  可編程邏輯器件的設(shè)計過程 51
 3.2  可編程邏輯器件的開發(fā)環(huán)境 53
  3.2.1  ISP Synario系統(tǒng) 54
  3.2.2  Foundation系統(tǒng) 54
  3.2.3  MAX+plusⅡ系統(tǒng) 55
 3.3  硬件描述語言 56
  3.3.1  ABEL-HDL 56
  3.3.2  Verilog-HDL 57
  3.3.3  VHDL 57
  3.3.4  VHDL和Verilog-HDL的比較 58
 3.4  MAX+plusⅡ軟件介紹 58
  3.4.1  原理圖編輯器(Graphic Editor) 58
  3.4.2  符號編輯器(Symbol Editor) 59
  3.4.3  文字編輯器(Text Editor) 59
  3.4.4  波形編輯器(Waveform Editor) 60
  3.4.5  編譯(Compiler) 60
  3.4.6  信息(Messages) 60
  3.4.7  仿真(Simulator) 61
  3.4.8  燒寫(Programmer) 61
  3.4.9  時間分析(Timing Analyzer) 61
  3.4.10  引腳平面編輯器(Floorplan Editor) 62
  3.4.11  體系顯示窗口(Hierarchy Display) 62
 3.5  如何使用MAX+plusⅡ 63
  3.5.1  原理圖編輯 63
  3.5.2  文字編輯--VHDL設(shè)計 71
 習題 77
第4章  VHDL語言 78
 4.1  VHDL概述 78
  4.1.1  VHDL的特點 79
  4.1.2  VHDL程序的一般結(jié)構(gòu) 79
 4.2  VHDL語言的程序結(jié)構(gòu) 80
  4.2.1  實體 (Entity) 80
  4.2.2  結(jié)構(gòu)體(Architecture) 82
  4.2.3   程序包、庫及配置 92
  4.2.4  VHDL的常用語句 95
 4.3  VHDL語言的數(shù)據(jù)類型及運算操作符 107
  4.3.1  VHDL語言的客體及其分類 107
  4.3.2  VHDL語言的數(shù)據(jù)類型 109
  4.3.3  VHDL語言的運算操作符 112
 習題 117
下篇  實踐篇
第5章  組合邏輯電路設(shè)計 121
 5.1  基本門電路的設(shè)計 121
 5.2  數(shù)據(jù)選擇器的設(shè)計 126
 5.3  1對2數(shù)據(jù)分配器的設(shè)計 132
 5.4  4位BCD譯碼器的設(shè)計 136
 5.5  三態(tài)門的設(shè)計 140
 5.6  半加器的設(shè)計 144
 5.7  全加器的設(shè)計 148
 5.8  6位加法器的設(shè)計 153
 5.9  4位加減法器的設(shè)計 158
 5.10  3位乘法器的設(shè)計 162
習題 167
第6章  時序邏輯電路設(shè)計 169
 6.1  基本D觸發(fā)器的設(shè)計 170
 6.2  JK觸發(fā)器 176
 6.3  帶異步復(fù)位/置位端的使能T觸發(fā)器 182
 6.4  基本計數(shù)器的設(shè)計 187
 6.5  同步清零的計數(shù)器 191
 6.6  同步清零的可逆計數(shù)器 195
 6.7  同步預(yù)置數(shù)的計數(shù)器 200
 6.8  帶進制的計數(shù)器 204
 6.9  基本移位寄存器的設(shè)計 207
  6.9.1  基本數(shù)據(jù)寄存器 207
  6.9.2  串入/串出移位寄存器 211
 6.10  同步預(yù)置數(shù)串行輸出移位寄存器 215
 6.11  循環(huán)移位寄存器 218
 6.12  6位雙向移位寄存器 221
 6.13  有限狀態(tài)機的設(shè)計 225
  6.13.1  莫爾型狀態(tài)機 225
  6.13.2  米里型狀態(tài)機 228
 習題 232
第7章  數(shù)字系統(tǒng)設(shè)計實例 236
 7.1  半整數(shù)分頻器的設(shè)計 236
  7.1.1  小數(shù)分頻的基本原理 236
  7.1.2  電路組成 237
  7.1.3  VHDL程序 237
  7.1.4  仿真結(jié)果 238
  7.1.5  下載驗證 238
 7.2   音樂發(fā)生器 239
  7.2.1  音名與頻率的關(guān)系 239
  7.2.2  音長的控制 240
  7.2.3  演奏時音名的動態(tài)顯示 240
  7.2.4  VHDL程序 241
  7.2.5  仿真結(jié)果 244
  7.2.6  下載驗證 245
 7.3  2FSK/2PSK信號產(chǎn)生器 245
  7.3.1  2FSK基本原理 245
  7.3.2  2FSK信號產(chǎn)生器 246
  7.3.3  2FSK/2PSK信號產(chǎn)生器 247
  7.3.4  2FSK信號產(chǎn)生器的VHDL程序 248
  7.3.5  2PSK信號產(chǎn)生器的VHDL程序 251
  7.3.6  仿真結(jié)果 254
  7.3.7  下載驗證 255
 7.4  實用多功能電子表 255
  7.4.1  功能描述 255
  7.4.2  電路組成 256
  7.4.3  Verilog-HDL程序 258
  7.4.4  仿真結(jié)果 263
  7.4.5  下載驗證 263
 7.5  交通燈控制器 263
  7.5.1  功能描述 264
  7.5.2  交通燈控制器的實現(xiàn) 264
  7.5.3  VHDL程序 265
  7.5.4  仿真結(jié)果 266
  7.5.5  下載驗證 266
 7.6  數(shù)字頻率計 267
  7.6.1  測頻原理 267
  7.6.2  頻率計實現(xiàn) 267
  7.6.3  VHDL程序 268
  7.6.4  仿真結(jié)果 269
  7.6.5  下載驗證 269
 習題 269 
附錄  JLE型EDA實驗與開發(fā)系統(tǒng)使用介紹 270
參考文獻 273