計算機(jī)硬件技術(shù)基礎(chǔ)

前言
第1章 計算機(jī)系統(tǒng)概述
1.1 計算機(jī)的發(fā)展
1.1.1 計算機(jī)的發(fā)展概況
1.1.2 微型計算機(jī)的發(fā)展
1.2 Intel80x86系列處理器
1.2.1 16位80x86處理器
1.2.2 IA-32處理器
1.2.3 Intel64處理器
1.3 計算機(jī)系統(tǒng)組成
1.3.1 馮·諾伊曼計算機(jī)結(jié)構(gòu)
1.3.2 微型計算機(jī)的硬件系統(tǒng)
1.3.3 PC微機(jī)結(jié)構(gòu)
1.3.4 計算機(jī)系統(tǒng)的層次結(jié)構(gòu)
1.3.5 計算機(jī)的軟件系統(tǒng)
第1章總結(jié)
第1章習(xí)題
第2章 數(shù)據(jù)表示
2.1 數(shù)制
2.1.1 二進(jìn)制和十六進(jìn)制
2.1.2 數(shù)制之間的轉(zhuǎn)換
2.2 整數(shù)編碼
2.2.1 定點(diǎn)整數(shù)格式
2.2.2 有符號整數(shù)編碼
2.3 字符編碼
2.3.1 BCD
2.3.2 ASCII
2.3.3 Unicode
2.4 實數(shù)編碼
2.4.1 浮點(diǎn)數(shù)據(jù)格式
2.4.2 浮點(diǎn)數(shù)的舍入控制
2.5 校驗編碼
2.5.1 奇偶校驗碼
2.5.2 海明碼
2.5.3 循環(huán)冗余碼
第2章總結(jié)
第2章習(xí)題
第3章 數(shù)字邏輯基礎(chǔ)
3.1 邏輯代數(shù)
3.1.1 邏輯關(guān)系
3.1.2 邏輯代數(shù)的運(yùn)算規(guī)則
3.1.3 邏輯函數(shù)的形式、轉(zhuǎn)換及化簡
3.2 邏輯門電路
3.2.1 門電路實現(xiàn)
3.2.2 集成電路
3.2.3 三態(tài)門
3.3 組合邏輯電路
3.3.1 編碼器
3.3.2 譯碼器
3.3.3 加法器
3.4 時序邏輯電路
3.4.1 觸發(fā)器
3.4.2 寄存器
3.4.3 計數(shù)器
3.5 可編程邏輯器件
3.5.1 PLD器件
3.5.2 電子設(shè)計自動化
第3章總結(jié)
第3章習(xí)題
第4章 處理器
4.1 處理器組成
4.1.1 控制器
4.1.2 運(yùn)算器
4.2 處理器結(jié)構(gòu)
4.2.1 處理器的基本結(jié)構(gòu)
4.2.2 8086的功能結(jié)構(gòu)
4.2.3 80386的功能結(jié)構(gòu)
4.2.4 Pentium的功能結(jié)構(gòu)
4.3 寄存器
4.3.1 通用寄存器
4.3.2 標(biāo)志寄存器
4.3.3 專用寄存器
4.4 存儲器組織
4.4.1 存儲模型
4.4.2 工作方式
4.4.3 邏輯地址
第4章總結(jié)
第4章習(xí)題
第5章 指令系統(tǒng)
5.1 指令格式
5.1.1 指令編碼
5.1.2 IA32指令格式
5.2 尋址方式
5.2.1 數(shù)據(jù)尋址
5.2.2 指令尋址
5.2.3 堆棧及堆棧尋址
5.3 通用指令及其功能
5.3.1 數(shù)據(jù)傳送類指令
5.3.2 算術(shù)運(yùn)算類指令
5.3.3 位操作類指令
5.3.4 控制轉(zhuǎn)移類指令
5.4 匯編語言基礎(chǔ)
5.4.1 語句格式
5.4.2 源程序框架
5.4.3 開發(fā)過程
5.5 精簡指令集計算機(jī)技術(shù)
5.5.1 復(fù)雜指令集和精簡指令集
5.5.2 RISC技術(shù)的主要特點(diǎn)
5.5.3 MIPS處理器
第5章總結(jié)
第5章習(xí)題
第6章 總線系統(tǒng)
6.1 總線技術(shù)
6.1.1 總線類型
6.1.2 總線的數(shù)據(jù)傳輸
6.1.3 總線信號和總線時序
6.2 8086的引腳信號
6.2.1 地址/數(shù)據(jù)信號
6.2.2 讀寫控制信號
6.2.3 其他控制信號
6.3 8086的總線時序
6.3.1 寫總線周期
6.3.2 讀總線周期
6.4 Pentium處理器的引腳和時序
6.4.1 引腳定義
6.4.2 總線周期
6.5 微機(jī)系統(tǒng)總線
6.5.1 PC機(jī)總線的發(fā)展
6.5.2 ISA總線
6.5.3 PCI總線
6.5.4 USB總線
第6章總結(jié)
第6章習(xí)題
第7章 存儲系統(tǒng)
7.1 存儲系統(tǒng)的層次結(jié)構(gòu)
7.1.1 技術(shù)指標(biāo)
7.1.2 層次結(jié)構(gòu)
7.1.3 局部性原理
7.2 主存儲器
7.2.1 讀寫存儲器
7.2.2 只讀存儲器
7.2.3 存儲器地址譯碼
7.2.4 主存空間分配
7.3 高速緩沖存儲器
7.3.1 工作原理
7.3.2 地址映射
7.3.3 替換算法
7.3.4 寫入策略
7.3.5 80486的L1Cache
7.3.6 Pentium的L1Cache
7.4 存儲管理
7.4.1 段式存儲管理
7.4.2 頁式存儲管理
第7章總結(jié)
第7章習(xí)題
第8章 輸入輸出接口
8.1 I/O接口概述
8.1.1 I/O接口的典型結(jié)構(gòu)
8.1.2 I/O端口的編址
8.1.3 輸入輸出指令
8.2 外設(shè)數(shù)據(jù)傳送方式
8.2.1 無條件傳送
8.2.2 查詢傳送
8.2.3 中斷傳送
8.2.4 中斷控制系統(tǒng)
8.2.5 DMA傳送
8.3 常用輸入輸出接口
8.3.1 定時控制接口
8.3.2 并行接口
8.3.3 異步串行通信接口
8.3.4 模擬接口
第8章總結(jié)
第8章習(xí)題
第9章 處理器性能提高技術(shù)
9.1 并行處理技術(shù)
9.1.1 并行性概念
9.1.2 并行計算機(jī)結(jié)構(gòu)分類
9.1.3 計算機(jī)性能評測
9.2 指令級并行
9.2.1 指令流水線技術(shù)
9.2.2 超標(biāo)量技術(shù)
9.2.3 動態(tài)執(zhí)行技術(shù)
9.2.4 超長指令字技術(shù)
9.3 數(shù)據(jù)級并行
9.3.1 向量處理機(jī)
9.3.2 多媒體指令
9.4 線程級并行
9.4.1 同時多線程技術(shù)
9.4.2 單芯片多處理器技術(shù)
第9章總結(jié)
第9章習(xí)題
參考文獻(xiàn)