電子設(shè)計(jì)自動(dòng)化

前言
第1章 概述
1.1 電子設(shè)計(jì)自動(dòng)化簡(jiǎn)介
1.2 硬件描述語(yǔ)言
1.3 HDL相關(guān)EDA軟件簡(jiǎn)介
習(xí)題1
第2章 半導(dǎo)體存儲(chǔ)器與可編程邏輯器件
2.1 半導(dǎo)體存儲(chǔ)器
2.2 PLD簡(jiǎn)介
習(xí)題2
第3章 數(shù)字系統(tǒng)
3.1 數(shù)字系統(tǒng)概述
3.2 數(shù)字系統(tǒng)設(shè)計(jì)方法
3.3 數(shù)字系統(tǒng)的實(shí)現(xiàn)方式
3.4 基于PLD的數(shù)字系統(tǒng)設(shè)計(jì)流程
習(xí)題3
第4章 VHDL設(shè)計(jì)初步
4.1 1位半加器的VHDL設(shè)計(jì)
4.2 1位半加器的VHDL仿真
4.3 VHDL的特點(diǎn)
習(xí)題4
第5章 VHDL結(jié)構(gòu)
5.1 實(shí)體(ENTITY)
5.2 構(gòu)造體(ARCHITECTURE)
5.3 庫(kù)(LIBRARY)
5.4 包集合(PACKAGE)
5.5 配置
習(xí)題5
第6章 VHDL詞法
6.1 VHDL基本常識(shí)
6.2 VHDL標(biāo)示符
6.3 VHDL數(shù)據(jù)類型
6.4 VHDL數(shù)據(jù)對(duì)象
6.5 VHDL運(yùn)算符
習(xí)題6
第7章 VHDL基本描述語(yǔ)句
7.1 順序描述語(yǔ)句
7.2 并發(fā)描述語(yǔ)句
7.3 順并描述語(yǔ)句
7.4 并發(fā)描述語(yǔ)句的多驅(qū)動(dòng)問(wèn)題
7.5 屬性描述語(yǔ)句
習(xí)題7
第8章 組合邏輯電路VHDL設(shè)計(jì)
8.1 基本邏輯門電路
8.2 編碼器
8.3 譯碼器
8.4 數(shù)據(jù)選擇器
8.5 數(shù)據(jù)比較器
8.6 算術(shù)運(yùn)算電路
習(xí)題8
第9章 時(shí)序邏輯電路VHDL設(shè)計(jì)
9.1 時(shí)鐘信號(hào)及復(fù)位方式
9.2 基本觸發(fā)器
9.3 寄存器
9.4 計(jì)數(shù)器
9.5 分頻器
9.6 存儲(chǔ)器
9.7 有限狀態(tài)機(jī)
習(xí)題9
第10章 VHDL測(cè)試平臺(tái)
10.1 概述
10.2 代碼生成激勵(lì)信號(hào)的測(cè)試平臺(tái)
10.3 TEXTIO生成激勵(lì)信號(hào)的測(cè)試平臺(tái)
習(xí)題10
第11章 復(fù)雜系統(tǒng)的模塊化設(shè)計(jì)
11.1 模塊化設(shè)計(jì)流程
11.2 24小時(shí)數(shù)字鐘的模塊化設(shè)計(jì)
習(xí)題11
第12章 上機(jī)實(shí)驗(yàn)
實(shí)驗(yàn)一 QuartusⅡ軟件的使用
實(shí)驗(yàn)二 VHDL構(gòu)造體的結(jié)構(gòu)描述
實(shí)驗(yàn)三 子程序與包集合的使用
實(shí)驗(yàn)四 信號(hào)和局部變量的使用與區(qū)別
實(shí)驗(yàn)五 運(yùn)算符的使用
實(shí)驗(yàn)六 順序描述語(yǔ)句的使用
實(shí)驗(yàn)七 并發(fā)描述語(yǔ)句的使用
實(shí)驗(yàn)八 順序描述語(yǔ)句與并發(fā)描述語(yǔ)句之間的轉(zhuǎn)換
實(shí)驗(yàn)九 異步復(fù)位和同步復(fù)位
實(shí)驗(yàn)十 同步時(shí)序邏輯和異步時(shí)序邏輯
實(shí)驗(yàn)十一 狀態(tài)機(jī)的使用
實(shí)驗(yàn)十二 Modelsim軟件的使用
附錄A QuartusII軟件簡(jiǎn)明教程
附錄B Modelsim軟件簡(jiǎn)明教程
參考文獻(xiàn)