數(shù)字電子與EDA技術(shù)

目錄
第1章 數(shù)字電子系統(tǒng)分析與設(shè)計(jì)基礎(chǔ)
1.1數(shù)字信號與數(shù)字電路
1.1.1模擬信號與數(shù)字信號
1.1.2數(shù)字電路與模擬電路的區(qū)別及聯(lián)系
1.2數(shù)制及轉(zhuǎn)換
1.2.1十進(jìn)制
1.2.2二進(jìn)制
1.2.3十六進(jìn)制
1.2.4不同進(jìn)制之間的相互轉(zhuǎn)換
1.3邏輯運(yùn)算與邏輯代數(shù)
1.3.1邏輯運(yùn)算及其表示方法
1.3.2邏輯代數(shù)的定理和定律
1.3.3邏輯函數(shù)的代數(shù)化簡法
1.4邏輯函數(shù)的卡諾圖化簡法
1.4.1邏輯函數(shù)的最小項(xiàng)表達(dá)式
1.4.2用卡諾圖化簡邏輯函數(shù)
1.5二進(jìn)制數(shù)的算術(shù)運(yùn)算
1.5.1無符號二進(jìn)制數(shù)的算術(shù)運(yùn)算
1.5.2有符號二進(jìn)制數(shù)的表示及加減法運(yùn)算
1.6二進(jìn)制編碼
1.6.1二-十進(jìn)制碼
1.6.2格雷碼
1.6.3 ASCII碼
1.7數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)概述
1.7.1數(shù)字系統(tǒng)設(shè)計(jì)及設(shè)計(jì)方法的發(fā)展
1.7.2 EDA技術(shù)的含義及主要內(nèi)容
習(xí)題與思考題
第2章 邏輯門電路
2.1高低電平與脈沖信號
2.2基于二極管和三極管的簡單邏輯門電路
2.2.1二極管與門和二極管或門電路
2.2.2三極管非門電路
2.3TTL門電路
2.3.1基本TTL與非門的工作原理
2.3.2TTL與非門的技術(shù)參數(shù)
2.3.3標(biāo)準(zhǔn)TTL集成邏輯門的改進(jìn)系列及參數(shù)
2.4 MOS管門電路
2.4.1 MOS管及其開關(guān)特性
2.4.2 CMOS反相器
2.4.3 CMOS管與非門電路和CMOS管或非門電路
2.4.4 CMOS集成邏輯門的種類及參數(shù)
2.5三態(tài)門及應(yīng)用
2.5.1三態(tài)門的結(jié)構(gòu)及工作原理
2.5.2三態(tài)門的應(yīng)用
2.6 OC門、OD門及應(yīng)用
2.6.1 OC門的電路結(jié)構(gòu)
2.6.2 OD門的電路結(jié)構(gòu)
2.7邏輯電平接口轉(zhuǎn)換
2.7.1數(shù)字邏輯電平
2.7.2 TTL門電路與CMOS管門電路的接口
2.7.3 OC門和OD門的電平轉(zhuǎn)換應(yīng)用
2.8施密特觸發(fā)特性與抗干擾設(shè)計(jì)
習(xí)題與思考題
第3章 組合邏輯電路分析、設(shè)計(jì)及應(yīng)用
3.1組合邏輯電路的分析
3.2組合邏輯電路的設(shè)計(jì)
3.2.1單輸出組合邏輯電路的設(shè)計(jì)
3.2.2多輸出組合邏輯電路的設(shè)計(jì)
3.3組合邏輯電路中的競爭冒險(xiǎn)
3.3.1產(chǎn)生競爭冒險(xiǎn)的原因及判斷
3.3.2消除競爭冒險(xiǎn)的方法
3.3.3卡諾圖在組合邏輯電路競爭冒險(xiǎn)中的應(yīng)用
3.4編碼器與譯碼器
3.4.1編碼器
3.4.2譯碼器
3.5數(shù)據(jù)選擇器與數(shù)據(jù)分配器
3.5.1數(shù)據(jù)選擇器
3.5.2數(shù)據(jù)分配器
3.6數(shù)值比較器
3.6.1數(shù)值比較器的工作原理
3.6.2集成數(shù)值比較器
3.7算術(shù)運(yùn)算電路
3.7.1加法運(yùn)算電路
3.7.2減法運(yùn)算電路
3.7.3項(xiàng)目討論：用譯碼器或數(shù)據(jù)選擇器設(shè)計(jì)兩位乘法器
習(xí)題與思考題
第4章 存儲器、鎖存器與觸發(fā)器
4.1雙穩(wěn)態(tài)存儲器
4.1.1基本雙穩(wěn)態(tài)存儲電路
4.1.2基本RS鎖存器
4.2鎖存器
4.2.1 RS鎖存器
4.2.2 D鎖存器
4.2.3項(xiàng)目討論：請用鎖存器設(shè)計(jì)絕對公平的8路搶答器電路
4.3觸發(fā)器
4.3.1 D觸發(fā)器及應(yīng)用
4.3.2項(xiàng)目討論：請用觸發(fā)器設(shè)計(jì)絕對公平的8路搶答器電路
4.3.3 JK觸發(fā)器
4.3.4 T觸發(fā)器
4.3.5鎖存器、觸發(fā)器與寄存器
4.4半導(dǎo)體存儲器
4.4.1隨機(jī)存取存儲器及非易失性存儲器
4.4.2半導(dǎo)體存儲器的基本結(jié)構(gòu)及訪問
4.4.3基于半導(dǎo)體存儲器的組合邏輯電路設(shè)計(jì)
習(xí)題與思考題
第5章 可編程邏輯器件原理及典型產(chǎn)品
5.1 PLD概述
5.1.1 PLD的特點(diǎn)及可編程的核心原理
5.1.2 PLD的發(fā)展歷程及分類
5.1.3 PLD的主要廠商
5.1.4 PLD的電路符號表示
5.2 PLD的結(jié)構(gòu)及工作原理
5.2.1從PROM到PLA
5.2.2 PAL經(jīng)GAL到乘積項(xiàng)結(jié)構(gòu)CPLD
5.2.3基于查找表的PLD的工作原理簡介
5.3Intel-PSG的PLD產(chǎn)品及開發(fā)
5.3.1 Intel-PSG的PLD產(chǎn)品編程與配置
5.3.2 Intel-PSG的PLD及應(yīng)用基礎(chǔ)
習(xí)題與思考題
第6章 基于Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)
6.1基于HDL進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)概述
6.2 Verilog HDL的模塊結(jié)構(gòu)及語句
6.3 Verilog HDL的數(shù)值表示及變量數(shù)據(jù)類型
6.3.1 Verilog HDL的數(shù)值表示
6.3.2 Verilog HDL的變量數(shù)據(jù)類型
6.4 Verilog HDL的三種建模方式
6.4.1結(jié)構(gòu)化描述方式
6.4.2數(shù)據(jù)流描述方式
6.4.3行為描述方式
6.4.4項(xiàng)目討論：基于Verilog HDL設(shè)計(jì)簡易的算術(shù)邏輯單元
6.5典型組合邏輯電路的Verilog HDL描述
6.5.1完整的條件語句是描述組合邏輯電路的基本前提
6.5.2通用譯碼器設(shè)計(jì)
6.5.3數(shù)碼管顯示譯碼器設(shè)計(jì)
6.5.4數(shù)據(jù)選擇器設(shè)計(jì)
6.5.5優(yōu)先編碼器設(shè)計(jì)
6.5.6利用任務(wù)和函數(shù)語句對組合邏輯電路進(jìn)行結(jié)構(gòu)化描述
6.6時(shí)序邏輯電路的Verilog HDL描述
6.6.1鎖存器的Verilog HDL描述
6.6.2項(xiàng)目討論：請基于Verilog HDL用鎖存器設(shè)計(jì)絕對公平的8路搶答器電路
6.6.3觸發(fā)器的Verilog HDL描述與過程賦值語句
6.6.4項(xiàng)目討論：請基于Verilog HDL用觸發(fā)器設(shè)計(jì)絕對公平的8路搶答器電路
6.6.5不完整條件時(shí)序邏輯電路描述進(jìn)階
6.7 Verilog HDL的循環(huán)語句與乘法器設(shè)計(jì)
6.7.1 Verilog HDL的循環(huán)語句與組合式乘法器
6.7.2存儲器查表乘法器
6.8雙向端口與存儲器設(shè)計(jì)
6.8.1雙向端口描述
6.8.2基于寄存器數(shù)組定義存儲器
6.8.3 SRAM型存儲器設(shè)計(jì)
6.8.4基于AB、DB和CB接口的ROM設(shè)計(jì)
習(xí)題與思考題
第7章 時(shí)序邏輯電路的分析與設(shè)計(jì)
7.1時(shí)序邏輯電路
7.1.1時(shí)序邏輯電路及分類
7.1.2同步時(shí)序邏輯電路的構(gòu)成、輸出特點(diǎn)及分類
7.2時(shí)序邏輯電路的分析
7.2.1同步時(shí)序邏輯電路分析實(shí)例
*7.2.2異步時(shí)序邏輯電路分析實(shí)例
7.3同步時(shí)序邏輯電路的設(shè)計(jì)
7.3.1同步時(shí)序邏輯電路的設(shè)計(jì)方法
7.3.2同步時(shí)序邏輯電路中的異步時(shí)鐘（信號）同步化技術(shù)
7.4同步時(shí)序邏輯電路的工作參數(shù)
7.4.1觸發(fā)器的數(shù)據(jù)輸出延時(shí)
7.4.2時(shí)鐘到達(dá)時(shí)間、時(shí)鐘偏斜和數(shù)據(jù)到達(dá)時(shí)間
7.4.3觸發(fā)器的建立時(shí)間和保持時(shí)間
7.4.4建立時(shí)間裕量、保持時(shí)間裕量、數(shù)據(jù)需求時(shí)間和最小時(shí)鐘周期
7.4.5競爭冒險(xiǎn)處理
7.5基于VerilogHDL的有限狀態(tài)機(jī)設(shè)計(jì)
7.5.1有限狀態(tài)機(jī)思想
7.5.2有限狀態(tài)機(jī)的狀態(tài)編碼及安全設(shè)計(jì)
7.5.3有限狀態(tài)機(jī)的Verilog HDL描述方法
7.6典型同步時(shí)序邏輯功能電路——計(jì)數(shù)器
7.6.1計(jì)數(shù)器的一般設(shè)計(jì)方法及結(jié)構(gòu)
7.6.2MSI計(jì)數(shù)器芯片及模控制原理
7.6.3項(xiàng)目討論：基于MSI計(jì)數(shù)器芯片設(shè)計(jì)?？稍O(shè)置計(jì)數(shù)器
7.6.4基于Verilog HDL的通用計(jì)數(shù)器設(shè)計(jì)與描述
7.6.5基于Verilog HDL描述分頻器和PWM波形發(fā)生器
7.7典型同步時(shí)序邏輯功能電路——移位寄存器與移位型計(jì)數(shù)器
7.7.1移位寄存器
7.7.2 8位雙向移位寄存器的Verilog HDL描述
7.7.3項(xiàng)目討論：帶兩級鎖存的串入-并出移位寄存器74HC595的描述
7.7.4移位型計(jì)數(shù)器
7.8基于MSI的同步時(shí)序邏輯電路設(shè)計(jì)
7.8.1基于MSI進(jìn)行同步時(shí)序邏輯電路設(shè)計(jì)的方法
7.8.2序列信號發(fā)生器的設(shè)計(jì)
7.8.3項(xiàng)目討論：1110010××××序列發(fā)生器的設(shè)計(jì)
*7.9定時(shí)器作為協(xié)處理器的有限狀態(tài)機(jī)設(shè)計(jì)
*7.10算法狀態(tài)機(jī)圖與帶有數(shù)據(jù)通道的有限狀態(tài)機(jī)描述
習(xí)題與思考題
第8章 D/A與A/D轉(zhuǎn)換器及其應(yīng)用
8.1 D/A與A/D轉(zhuǎn)換器概述
8.2 D/A轉(zhuǎn)換器原理
8.2.1權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器原理
8.2.2模擬開關(guān)的原理及應(yīng)用
8.2.3 R-2R T型電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器
8.2.4電流輸出型D/A轉(zhuǎn)換器
8.2.5 D/A轉(zhuǎn)換器的主要技術(shù)指標(biāo)及選型依據(jù)
8.2.6基于TL431的基準(zhǔn)電壓源設(shè)計(jì)
8.3 DAC8032及其應(yīng)用
8.3.1 D/A轉(zhuǎn)換器芯片——DAC0832
8.3.2 DAC0832的應(yīng)用
8.4 A/D轉(zhuǎn)換器原理
8.4.1并聯(lián)比較型A/D轉(zhuǎn)換器
8.4.2計(jì)數(shù)型A/D轉(zhuǎn)換器
8.4.3逐次比較型A/D轉(zhuǎn)換器
8.4.4雙積分型A/D轉(zhuǎn)換器
8.4.5 A/D轉(zhuǎn)換器的主要性能指標(biāo)
8.5逐次比較型A/D轉(zhuǎn)換器——ADC0809
8.5.1 ADC0809簡介
8.5.2 ADC0809的接口時(shí)序及狀態(tài)機(jī)操控
習(xí)題與思考題
第9章 波形產(chǎn)生電路
9.1 555集成電路
9.1.1 555集成電路的電路結(jié)構(gòu)與功能
9.1.2用555集成電路實(shí)現(xiàn)施密特觸發(fā)特性
9.2單穩(wěn)態(tài)觸發(fā)電路
9.2.1用CMOS管門電路組成的微分型單穩(wěn)態(tài)觸發(fā)電路
9.2.2積分型單穩(wěn)態(tài)觸發(fā)電路
9.2.3用555集成電路組成的單穩(wěn)態(tài)觸發(fā)電路
9.2.4單穩(wěn)態(tài)觸發(fā)電路的觸發(fā)連續(xù)性
9.3多諧振蕩器
9.3.1用門電路組成的多諧振蕩器
9.3.2用施密特觸發(fā)門電路構(gòu)成波形產(chǎn)生電路
9.3.3用555集成電路組成的多諧振蕩器
9.3.4 CMOS石英晶體振蕩器
9.4 DDS波形發(fā)生原理及正弦波信號發(fā)生器設(shè)計(jì)
9.4.1 DDS工作原理
9.4.2 Verilog HDL信號發(fā)生器設(shè)計(jì)
習(xí)題與思考題
附錄A CMOS 和TTL邏輯門電路的技術(shù)參數(shù)
附錄B常用74系列門電路速查表
附錄C可綜合Verilog HDL語法速查
附錄D常用邏輯符號對照表
參考文獻(xiàn)