數(shù)字邏輯電路設(shè)計實踐教程

目錄
序
前言
第1章 數(shù)字邏輯電路實驗環(huán)境 1
1.1 電子設(shè)計自動化 1
1.1.1 電子設(shè)計自動化簡介 1
1.1.2 現(xiàn)代數(shù)字系統(tǒng)設(shè)計方法 5
1.1.3 電子設(shè)計自動化軟件 9
1.1.4 可編程邏輯器件 11
1.1.5 硬件描述語言 13
1.2 ModelSim 14
1.2.1 ModelSim簡介 14
1.2.2 ModelSim安裝 15
1.2.3 ModelSim使用 15
1.3 Xilinx FPGA開發(fā)板 15
1.3.1 Xilinx Basys 3 FPGA開發(fā)板簡介 15
1.3.2 Xilinx Basys 3 FPGA開發(fā)板硬件電路 17
1.3.3 FPGA調(diào)試及配置電路 20
1.3.4 XilinxNexys 4 FPGA開發(fā)板 21
1.4 Xilinx Vivado 23
1.4.1 Xilinx軟件平臺簡介 23
1.4.2 Xilinx Vivado安裝 25
1.4.3 Xilinx Vivado集成開發(fā)環(huán)境 25
1.4.4 工程示例 27
1.5 實驗 27
1.5.1 ModelSim使用 27
1.5.2 Vivado使用 28
第2章 Verilog HDL基礎(chǔ) 31
2.1 Verilog HDL簡介 31
2.1.1 Verilog HDL概述 31
2.1.2 Verilog HDL基本語法 35
2.2 Verilog HDL結(jié)構(gòu)化建模與驗證 52
2.2.1 設(shè)計方法學(xué) 53
2.2.2 設(shè)計示例：4位脈沖進(jìn)位計數(shù)器 53
2.2.3 模塊和端口 54
2.2.4 邏輯仿真的構(gòu)成 58
2.2.5 結(jié)構(gòu)化建模設(shè)計實例 59
2.3 Verilog HDL數(shù)據(jù)流級建模與驗證 61
2.3.1 連續(xù)賦值語句 61
2.3.2 運算符 63
2.3.3 數(shù)據(jù)流級建模設(shè)計實例 69
2.4 Verilog HDL行為級建模與驗證 71
2.4.1 結(jié)構(gòu)化過程語句 71
2.4.2 過程賦值語句 77
2.4.3 分支語句 81
2.4.4 循環(huán)控制語句 85
2.4.5 行為級建模設(shè)計實例 87
2.5 實驗 88
2.5.1 Verilog HDL結(jié)構(gòu)化建模與驗證 88
2.5.2 Verilog HDL數(shù)據(jù)流級建模與驗證 90
2.5.3 Verilog HDL行為級建模與驗證 92
第3章 門電路 94
3.1 開關(guān)級建模 94
3.1.1 常用開關(guān)電路 94
3.1.2 CMOS反相器（非門）98
3.1.3 CMOS或非門 100
3.1.4 CMOS與非門 102
3.1.5 CMOS與或非門 103
3.1.6 CMOS異或門 103
3.1.7 CMOS三態(tài)門 104
3.2 門級建模與驗證 105
3.2.1 內(nèi)置基本門級元件 105
3.2.2 多輸入門 105
3.2.3 多輸出門 109
3.2.4 三態(tài)門 110
3.2.5 上拉、下拉電阻 110
3.2.6 門時延 110
3.2.7 實例數(shù)組 111
3.3 UDP建模 112
3.3.1 UDP建模語法 112
3.3.2 組合電路UDP 112
3.3.3 時序電路UDP 113
3.4 實驗 116
3.4.1 開關(guān)級電路建模與驗證 116
3.4.2 門級電路建模與驗證 116
第4章 組合邏輯電路 118
4.1 數(shù)值比較器 118
4.1.11 位數(shù)值比較器 118
4.1.24 位數(shù)值比較器 120
4.2 加法器 123
4.2.11 位全加器 124
4.2.24 位串行進(jìn)位加法器建模與仿真 127
4.2.3 超前進(jìn)位加法器 129
4.2.4 二進(jìn)制并行加法/減法器 134
4.3 編碼器 136
4.3.1 二進(jìn)制編碼器 136
4.3.2 二進(jìn)制優(yōu)先編碼器 140
4.4 譯碼器 143
4.4.1 二進(jìn)制譯碼器 144
4.4.2 二-十進(jìn)制譯碼器 147
4.4.3 顯示譯碼器 150
4.5 數(shù)據(jù)選擇器 154
4.5.1 二路選擇器 154
4.5.2 四路選擇器 157
4.6 數(shù)據(jù)分配器 161
4.7 實驗 164
4.7.1 數(shù)值比較器 164
4.7.2 加法器 165
4.7.3 超前進(jìn)位加法器 166
4.7.4 多位單級/多級先行進(jìn)位加法器 174
4.7.5 編碼器與譯碼器 181
4.7.6 數(shù)據(jù)選擇器與分配器 191
第5章 觸發(fā)器 193
5.1 RS觸發(fā)器 193
5.1.1 基本RS觸發(fā)器 193
5.1.2 同步RS觸發(fā)器 196
5.2 D觸發(fā)器 200
5.2.1 同步D觸發(fā)器 200
5.2.2 邊沿D觸發(fā)器 203
5.2.3 帶異步置位和異步清零邊沿D觸發(fā)器 206
5.3 JK觸發(fā)器和T觸發(fā)器 209
5.3.1 邊沿JK觸發(fā)器 209
5.3.2 帶異步置位和異步清零邊沿JK觸發(fā)器 212
5.3.3 T觸發(fā)器 215
5.4 實驗 217
5.4.1 D觸發(fā)器實驗 217
5.4.2 JK觸發(fā)器實驗 217
第6章 時序邏輯電路 219
6.1 寄存器 219
6.1.1 基本寄存器 219
6.1.24 位寄存器 222
6.1.3 N位寄存器 224
6.1.4 單向移位寄存器 225
6.1.5 雙向移位寄存器 227
6.1.6 通用移位寄存器 231
6.1.75 個按鈕開關(guān)抖動的消除 232
6.1.8 時鐘脈沖 234
6.2 計數(shù)器 236
6.2.1 簡單二進(jìn)制計數(shù)器 237
6.2.2 通用二進(jìn)制計數(shù)器 241
6.2.3 N進(jìn)制計數(shù)器 242
6.2.4 時鐘分頻器 245
6.2.5 脈沖寬度調(diào)制 247
6.3 時序邏輯電路綜合設(shè)計 248
6.3.1 Fibonacci數(shù)列計算 249
6.3.2 最大公約數(shù)求解 251
6.3.314 位二進(jìn)制-十進(jìn)制轉(zhuǎn)換 255
6.4 實驗 256
6.4.1 寄存器實驗 256
6.4.2 計數(shù)器實驗 261
第7章 有限狀態(tài)機(jī) 265
7.1 有限狀態(tài)機(jī)簡介 265
7.1.1 有限狀態(tài)機(jī)引例 265
7.1.2 有限狀態(tài)機(jī)基本概念 268
7.2 有限狀態(tài)機(jī)的編碼 269
7.2.1 順序編碼 269
7.2.2 獨熱編碼 269
7.2.3 格雷編碼 270
7.2.4 約翰遜編碼 271
7.3 有限狀態(tài)機(jī)設(shè)計示例 271
7.3.1 Moore有限狀態(tài)機(jī) 271
7.3.2 Mealy有限狀態(tài)機(jī) 274
7.3.3 自動售貨機(jī) 277
7.3.4交通信號燈 279
7.4 實驗 287
7.4.1 狀態(tài)機(jī)實驗 287
第8章 存儲邏輯電路 289
8.1 基本寄存器和寄存器堆 289
8.1.1 基本寄存器 289
8.1.2 寄存器堆 299
8.2 隨機(jī)存儲器和只讀存儲器 308
8.2.1 隨機(jī)存儲器 308
8.2.2 只讀存儲器 311
8.3 實驗 313
8.3.1 寄存器堆建模與驗證 313
8.3.2 隨機(jī)存儲器建模與驗證 313
8.3.3 只讀存儲器建模與驗證 320
參考文獻(xiàn) 326