計算機系統(tǒng)：嵌入式方法

出版者的話 \n
譯者序 \n
前言 \n
致謝 \n
關于作譯者 \n
第1章　引言1 \n
　11　計算機的進化1 \n
　12　進化過程1 \n
　13　計算機發(fā)展階段劃分4 \n
　　131　第一代計算機4 \n
　　132　第二代計算機5 \n
　　133　第三代計算機5 \n
　　134　第四代計算機6 \n
　　135　第五代計算機7 \n
　14　云、普適、網(wǎng)格和超并行計算機7 \n
　15　未來8 \n
　16　小結10 \n
第2章　基礎知識11 \n
　21　計算機組成11 \n
　　211　Flynn分類法11 \n
　　212　連接方式12 \n
　　213　計算機結構層次視圖13 \n
　22　計算機基本原理13 \n
　23　數(shù)字格式16 \n
　　231　無符號二進制16 \n
　　232　原碼17 \n
　　233　反碼17 \n
　　234　補碼17 \n
　　235　移碼18 \n
　　236　BCD碼19 \n
　　237　定點數(shù)表示法19 \n
　　238　符號擴展20 \n
　24　算術運算20 \n
　　241　加法20 \n
　　242　并行進位傳遞加法器20 \n
　　243　超前進位22 \n
　　244　減法22 \n
　25　乘法24 \n
　　251　加法迭代法24 \n
　　252　部分積方法25 \n
　　253　移位加方法27 \n
　　254　Booth和Robertson方法27 \n
　26　除法29 \n
　27　定點數(shù)格式的運算30 \n
　　271　定點數(shù)的運算31 \n
　　272　定點數(shù)的乘除32 \n
　28　浮點數(shù)32 \n
　　281　廣義浮點數(shù)33 \n
　　282　IEEE754浮點標準33 \n
　　283　IEEE754標準模式34 \n
　　284　IEEE754數(shù)的范圍36 \n
　29　浮點數(shù)處理38 \n
　　291　IEEE754數(shù)的加減運算39 \n
　　292　IEEE754數(shù)的乘除運算41 \n
　　293　IEEE754中間格式41 \n
　　294　舍入42 \n
　210　小結42 \n
　思考題43 \n
第3章　CPU基礎45 \n
　31　什么是計算機45 \n
　32　讓計算機為你服務45 \n
　　321　程序存儲46 \n
　　322　存儲架構46 \n
　　323　程序傳輸47 \n
　　324　控制單元48 \n
　　325　微指令52 \n
　　326　RISC和CISC的對比53 \n
　　327　處理器實例——ARM55 \n
　　328　關于ARM的更多內(nèi)容56 \n
　33　指令處理56 \n
　　331　指令集57 \n
　　332　取指和譯碼59 \n
　　333　壓縮指令集63 \n
　　334　尋址模式65 \n
　　335　堆棧機和逆波蘭表示法67 \n
　34　數(shù)據(jù)處理68 \n
　　341　數(shù)據(jù)的格式和表達68 \n
　　342　數(shù)據(jù)流71 \n
　　343　數(shù)據(jù)存儲72 \n
　　344　內(nèi)部數(shù)據(jù)72 \n
　　345　數(shù)據(jù)處理73 \n
　35　自頂向下方法75 \n
　　351　計算機的能力75 \n
　　352　性能衡量和統(tǒng)計76 \n
　　353　性能評估78 \n
　36　小結79 \n
　思考題80 \n
第4章　處理器內(nèi)部組成82 \n
　41　內(nèi)部總線結構82 \n
　　411　程序員的角度82 \n
　　412　分解互聯(lián)排列83 \n
　　413　ADSP21xx總線排列84 \n
　　414　數(shù)據(jù)與程序同時訪存84 \n
　　415　雙總線體系結構86 \n
　　416　單總線體系結構87 \n
　42　算術邏輯單元88 \n
　　421　ALU功能88 \n
　　422　ALU設計89 \n
　43　內(nèi)存管理單元91 \n
　　431　對虛擬存儲的需求91 \n
　　432　MMU操作91 \n
　　433　退回算法93 \n
　　434　內(nèi)部存儲碎片和片段93 \n
　　435　外部碎片94 \n
　　436　改進的MMU95 \n
　　437　內(nèi)存保護96 \n
　44　cache97 \n
　　441　直接相聯(lián)cache98 \n
　　442　組相聯(lián)cache99 \n
　　443　全相聯(lián)cache100 \n
　　444　局部性原則100 \n
　　445　cache替換算法102 \n
　　446　cache性能104 \n
　　447　cache一致性105 \n
　45　協(xié)處理器107 \n
　46　浮點運算單元107 \n
　47　SIMD流指令擴展和多媒體擴展109 \n
　　471　MMX109 \n
　　472　MMX實現(xiàn)110 \n
　　473　MMX的使用111 \n
　　474　SIMD流指令擴展111 \n
　　475　使用SSE和MMX111 \n
　48　嵌入式系統(tǒng)中的協(xié)處理112 \n
　49　小結112 \n
　思考題113 \n
第5章　提高CPU性能116 \n
　51　加速116 \n
　52　流水線117 \n
　　521　多功能流水線118 \n
　　522　動態(tài)流水線119 \n
　　523　改變流水線模式119 \n
　　524　數(shù)據(jù)相關冒險121 \n
　　525　條件冒險122 \n
　　526　條件分支123 \n
　　527　編譯時流水線補償125 \n
　　528　相對地址分支126 \n
　　529　流水線的指令集補償127 \n
　　5210　運行時流水線補償128 \n
　53　復雜指令集和精簡指令集130 \n
　54　超標量體系結構130 \n
　　541　簡單超標量130 \n
　　542　多發(fā)送超標量132 \n
　　543　超標量的性能133 \n
　55　每周期的指令數(shù)133 \n
　　551　不同體系結構的IPC133 \n
　　552　IPC度量134 \n
　56　硬件加速器135 \n
　　561　零開銷循環(huán)135 \n
　　562　地址處理硬件137 \n
　　563　影子寄存器140 \n
　57　分支預測140 \n
　　571　分支預測的必要性141 \n
　　572　單T位預測器142 \n
　　573　雙位預測器143 \n
　　574　計數(shù)器和移位器預測器145 \n
　　575　局部分支預測器145 \n
　　576　全局分支預測器148 \n
　　577　G選擇預測器149 \n
　　578　G共享預測器150 \n
　　579　混合預測器151 \n
　　5710　分支目標緩沖152 \n
　　5711　基本代碼段153 \n
　　5712　分支預測總結154 \n
　58　并行機器155 \n
　　581　SISD向MIMD的演變157 \n
　　582　為提高性能而采用并行159 \n
　　583　其他并行