Cadence印制電路板設(shè)計：Allegro PCB Editor設(shè)計指南（第3版）

第1章  PCB設(shè)計介紹 1
1.1  PCB設(shè)計的發(fā)展趨勢 1
1.1.1  PCB的歷史 1
1.1.2  PCB設(shè)計的發(fā)展方向 1
1.2  PCB設(shè)計流程簡介 4
1.3  高級PCB工程師必備知識 5
1.4  基于Cadence平臺的PCB設(shè)計 5
第2章  Allegro SPB平臺簡介 8
2.1  Cadence PCB設(shè)計解決方案 8
2.1.1  PCB Editor技術(shù) 9
2.1.2  高速設(shè)計 12
2.1.3  小型化 14
2.1.4  設(shè)計規(guī)劃與布線 14
2.1.5  模擬/射頻設(shè)計 16
2.1.6  團隊協(xié)作設(shè)計 16
2.1.7  PCB Autorouter技術(shù) 17
2.2  Allegro SPB 軟件安裝 17
第3章  原理圖和PCB交互設(shè)計 20
3.1  OrCAD Capture平臺簡介 20
3.2  OrCAD Capture平臺原理圖設(shè)計流程 23
3.2.1  OrCAD Capture設(shè)計環(huán)境 24
3.2.2  創(chuàng)建新項目 27
3.2.3  放置器件并連接 27
3.2.4  器件的命名和設(shè)計規(guī)則檢查 28
3.2.5  跨頁連接 33
3.2.6  網(wǎng)表和BOM 34
3.3  OrCAD Capture平臺原理圖設(shè)計規(guī)范 35
3.3.1  元器件、引腳、網(wǎng)絡(luò)命名規(guī)范 35
3.3.2  確定封裝 35
3.3.3  關(guān)于改板時的元器件命名問題 36
3.3.4  原理圖的可讀性與布局 36
3.4  正標與反標 37
3.5  設(shè)計交互 41
第4章  PCB Editor設(shè)計環(huán)境和設(shè)置 43
4.1  Allegro SPB工作界面 43
4.1.1  工作界面與產(chǎn)品說明 43
4.1.2  選項面板 46
4.2  Allegro SPB參數(shù)設(shè)置 48
4.3  Allegro SPB環(huán)境設(shè)置 51
第5章  封裝庫的管理和設(shè)計方法 61
5.1  PCB封裝庫簡介 61
5.2  PCB封裝命名規(guī)則 67
5.3  PCB封裝創(chuàng)建方法實例 68
5.3.1  創(chuàng)建焊盤庫 70
5.3.2  用Pad Designer 制作焊盤 70
5.3.3  手工創(chuàng)建PCB封裝 77
5.3.4  自動創(chuàng)建PCB封裝 83
5.3.5  封裝實例及高級技巧 86
5.4  PCB封裝庫管理 91
第6章  PCB設(shè)計前處理 93
6.1  PCB設(shè)計前處理概述 93
6.2  網(wǎng)表調(diào)入 93
6.2.1  封裝庫路徑的指定 94
6.2.2  Allegro Design Authoring/ Capture CIS網(wǎng)表調(diào)入 94
6.2.3  第三方網(wǎng)表 97
6.3  建立板框 98
6.3.1  手動繪制板框 98
6.3.2  導入DXF格式的板框 102
6.4  添加禁布區(qū) 103
6.5  MCAD-ECAD 協(xié)同設(shè)計 105
6.5.1  第一次導入基準的機械結(jié)構(gòu)圖 106
6.5.2  設(shè)計過程中的機械結(jié)構(gòu)修改 108
6.5.3  設(shè)計結(jié)束后建立新的基準 112
第7章  約束管理器 113
7.1  約束管理器介紹 113
7.2  物理約束與間距約束 118
7.2.1  物理約束和間距約束介紹 118
7.2.2  Net Group和Net Class 119
7.2.3  建立Net Class 119
7.2.4  為Class添加對象 120
7.2.5  設(shè)置物理約束的Default規(guī)則 121
7.2.6  建立擴展物理約束 123
7.2.7  為Net Class添加物理約束 124
7.2.8  設(shè)置間距約束的Default規(guī)則 125
7.2.9  建立擴展間距約束 125
7.2.10  為Net Class添加間距約束 126
7.2.11  建立Net Class-Class間距規(guī)則 127
7.2.12  層間約束 127
7.2.13  相同網(wǎng)絡(luò)間距約束 128
7.2.14  區(qū)域約束 128
7.2.15  Net屬性 130
7.2.16  Components屬性和Pin屬性 132
7.2.17  DRC工作表 132
7.2.18  設(shè)計約束 133
7.3  實例：設(shè)置物理約束和間距約束 135
7.3.1  物理約束設(shè)置 136
7.3.2  間距約束設(shè)置 138
7.4  電氣約束 139
7.4.1  電氣約束介紹 139
7.4.2  Wiring工作表 140
7.4.3  Impedance工作表 144
7.4.4  Min/Max Propagation Delays工作表 145
7.4.5  Relative Propagation Delay工作表 147
7.4.6  Total Etch Length工作表 149
7.4.7  Differential Pair工作表 150
7.4.8  Vias工作表和Return Path工作表 154
7.5  實例：建立差分線對 154
第8章  PCB布局 159
8.1  PCB布局要求 159
8.2  PCB布局思路 162
8.2.1  接口元器件，結(jié)構(gòu)定位 162
8.2.2  主要芯片布局 163
8.2.3  電源模塊布局 165
8.2.4  細化布局 166
8.2.5  布線通道、電源通道評估 166
8.2.6  EMC、SI、散熱設(shè)計 170
8.3  布局常用指令 173
8.3.1  擺放元器件 173
8.3.2  按照Room放置元器件 175
8.3.3  按照Capture CIS原理圖頁面放置元器件 178
8.3.4  布局準備 180
8.3.5  手動布局 183
8.4  其他布局功能 187
8.4.1  導出元器件庫 187
8.4.2  更新元器件 187
8.4.3  過孔陣列 189
8.4.4  布局復用 190
第9章  層疊設(shè)計與阻抗控制 193
9.1  層疊設(shè)計的基本原則 193
9.1.1  PCB層的構(gòu)成 193
9.1.2  合理的PCB層數(shù)選擇 194
9.1.3  層疊設(shè)計的常見問題 194
9.1.4  層疊設(shè)計的基本原則 196
9.2  層疊設(shè)計的經(jīng)典案例 196
9.2.1  四層板的層疊設(shè)計方案 196
9.2.2  六層板的層疊設(shè)計方案 197
9.2.3  八層板的層疊設(shè)計方案 197
9.2.4  十層板的層疊設(shè)計方案 198
9.2.5  十二層板的層疊設(shè)計方案 199
9.2.6  十四層及以上單板的層疊設(shè)計方案 200
9.3  阻抗控制 200
9.3.1  阻抗計算需要的參數(shù) 200
9.3.2  利用Allegro軟件進行阻抗計算 203
第10章  電源地處理 207
10.1  電源地處理的基本原則 207
10.1.1  載流能力 208
10.1.2  電源通路和濾波 209
10.1.3  直流壓降 210
10.1.4  參考平面 211
10.1.5  其他要求 211
10.2  電源地平面分割 212
10.3  電源地正片銅皮處理 215
10.4  電源地處理的其他注意事項 220
10.4.1  前期Fanout 220
10.4.2  散熱問題 222
10.4.3  接地方式 224
10.4.4  開關(guān)電源反饋線設(shè)計 226
第11章  PCB布線的基本原則與操作 230
11.1  布線概述及原則 230
11.1.1  布線中的DFM要求 230
11.1.2  布線中的電氣特性要求 234
11.1.3  布線中的散熱 235
11.1.4  布線其他總結(jié) 235
11.2  布線 235
11.2.1  約束設(shè)置 235
11.2.2  Fanout 236
11.2.3  布線規(guī)劃 239
11.3  手動布線 241
11.3.1  添加走線 241
11.3.2  布線編輯命令 248
11.3.3  時序等長控制 252
11.4  各類信號線布線注意事項及布線技巧 256
第12章  全局布線環(huán)境 262
12.1  GRE功能簡介 262
12.1.1  新一代的PCB布局布線工具 262
12.1.2  自動布線的挑戰(zhàn) 263
12.1.3  使用GRE進行布局規(guī)劃的優(yōu)點 264
12.2  GRE高級布局布線規(guī)劃 266
12.2.1  GRE參數(shù)設(shè)置 266
12.2.2  處理Bundle 268
12.2.3  規(guī)劃Flow 272
12.2.4  規(guī)劃驗證 274
12.3  高級布局布線規(guī)劃流程 278
12.4  高級布局布線規(guī)劃實例 280
12.5  自動互連技術(shù)Auto-I.XX 285
12.5.1  Flow的快速創(chuàng)建及連接 285
12.5.2  自動Breakout的應(yīng)用 288
第13章  PCB測試 293
13.1  測試方法介紹 293
13.2  加測試點的要求 295
13.3  加入測試點 295
13.4  測試點的生成步驟 302
第14章  后處理和光繪文件輸出 304
14.1  DFX概述 304
14.1.1  可制造性（DFM）要求 305
14.1.2  可裝配性要求 306
14.1.3  可測試性要求 306
14.2  絲印 306
14.2.1  絲印調(diào)整 306
14.2.2  絲印設(shè)計常規(guī)要求 308
14.3  絲印重命名及反標注 308
14.3.1  器件編號重命名 309
14.3.2  反標 311
14.4  工程標注 311
14.4.1  尺寸標注 312
14.4.2  技術(shù)說明文檔資料（Drill 層相關(guān)生產(chǎn)需求說明） 317
14.5  輸出光繪前的檢查流程 320
14.5.1  基于Check List的檢查 320
14.5.2  Display Status 檢查 320
14.5.3  報表檢查 321
14.6  光繪輸出 324
14.6.1  鉆孔文件 325
14.6.2  CAM輸出 330
14.7  其他 335
14.7.1  valor檢查所需的文件 335
14.7.2  3D視圖 336
14.7.3  打印PDF 337
第15章  PCB設(shè)計的高級技巧 344
15.1  Skill二次開發(fā) 344
15.2  設(shè)計數(shù)據(jù)的導入/導出 347
15.3  無盤設(shè)計 351
15.4  背鉆設(shè)計 353
15.5  可裝配性設(shè)計 358
15.6  走線跨分割檢查 361
15.7  Extracta 362
15.8  優(yōu)化 364
15.9  DataTips 367
15.10  3D Canvas 368
15.11  任意角度走線 370
15.12  超級蛇形線 372
15.13  Ravel語言 373
15.14  差分線對的返回路徑的過孔 374
15.15  Shape編輯應(yīng)用模式 376
15.16  Time Vision –High Speed Product Option 377
第16章  高速PCB設(shè)計 379
16.1  高速PCB設(shè)計理論 379
16.1.1  高速PCB設(shè)計的定義 379
16.1.2  高速PCB設(shè)計的基本理論 381
16.1.3  高速PCB設(shè)計的基本原則 388
16.2  信號完整性仿真 389
16.2.1  普通信號完整性問題 389
16.2.2  時序問題 390
16.2.3  GHz以上串行信號問題 393
16.3  電源完整性仿真設(shè)計 394
16.3.1  直流電源問題 394
16.3.2  交流電源問題 395
16.4  板級EMC設(shè)計 398
16.4.1  板級EMC設(shè)計的關(guān)注點 398
16.4.2  Cadence的EMC設(shè)計規(guī)則 401
第17章  DDR3的PCB設(shè)計實例 403
17.1  DDR3介紹 403
17.1.1  Fly-by設(shè)計 406
17.1.2  動態(tài)ODT 407
17.1.3  其他更新 408
17.2  DDR3 PCB 設(shè)計規(guī)則 408
17.2.1  時序規(guī)則 409
17.2.2  電源設(shè)計要求及層疊、阻抗方案 411
17.2.3  物理約束和間距約束規(guī)則 412
17.2.4  電氣規(guī)則 425
17.3  DDR3布局 432
17.3.1  放置關(guān)鍵元器件 432
17.3.2  模塊布局 433
17.4  布線 437
17.4.1  電源處理 437
17.4.2  扇出 440
17.4.3  DDR3布線 441
17.5  信號完整性和電源完整性仿真設(shè)計 445
17.5.1  信號完整性仿真 445
17.5.2  仿真結(jié)果展示 453
17.5.3  電源完整性仿真 458
第18章  小型化設(shè)計 463
18.1  小型化設(shè)計的工藝流程 463
18.1.1  HDI技術(shù) 463
18.1.2  埋入零件 469
18.2  實例：盲、埋孔設(shè)計 469
18.3  盲、埋孔設(shè)計的其他設(shè)置 473
18.4  埋入式零件設(shè)計的基本參數(shù)設(shè)置 476
18.4.1  實例：埋入零件 479
18.4.2  埋入式零件生產(chǎn)數(shù)據(jù)輸出 482
第19章  射頻設(shè)計 486
19.1  RF PCB設(shè)計背景 486
19.2  RF PCB設(shè)計的特點 488
19.3  RF PCB設(shè)計流程 488
19.4  模擬/RF電路設(shè)計常用的命令 495
第20章  團隊協(xié)作平臺——Symphony 513
20.1  協(xié)作意識 513
20.2  多人在線并行設(shè)計概述 514
20.3  硬件、系統(tǒng)與License要求 515
20.4  多人在線并行設(shè)計的兩種工作模式 516
20.5  常規(guī)客戶端工作模式 517
20.6  網(wǎng)絡(luò)服務(wù)器工作模式 523
20.7  以無圖形界面模式啟動Symphony服務(wù)器 524
20.8  Symphony服務(wù)管理器 525
20.9  Allegro與Symphony服務(wù)器應(yīng)用程序之間的交互 526
20.9.1  暫停模式 527
20.9.2  約束編輯模式 530
20.10  二次開發(fā)支持 531
附錄A  幫助文件使用說明 533
參考資料 545
后  記 546