基于TSV的三維堆疊集成電路的可測性設(shè)計與測試優(yōu)化技術(shù)

譯者序
原書序
前言
致謝
第1章引言1
1.1測試基礎(chǔ)2
1.1.1測試分類3
1.1.2功能、結(jié)構(gòu)和參數(shù)測試3
1.2可測性設(shè)計4
1.2.1掃描測試4
1.2.2模塊化測試、測試外殼和測試訪問機制5
1.33D集成技術(shù)6
1.3.13D測試8
1.3.2總結(jié)9
第2章晶圓堆疊和3D存儲器測試10
2.1引言10
2.1.1晶圓堆疊方法10
2.1.2W2W堆疊與晶圓配對11
2.1.33D存儲器架構(gòu)和存儲器測試16
2.2靜態(tài)存儲器的測試成本和良率收益19
2.2.1靜態(tài)存儲器配對良率計算20
2.2.2存儲器配對的良率改善方法24
2.2.3晶圓配對測試成本評估27
2.2.4總結(jié)29
2.3動態(tài)存儲器的良率收益29
2.3.1總結(jié)32
2.4堆疊DRAM中TSV電阻開關(guān)的故障建模33
2.4.1TSV字線的電阻開路故障的影響33
2.4.2TSV位線的電阻開路故障的影響35
2.4.3總結(jié)37
2.53D堆疊存儲器的層和層間冗余修復(fù)37
2.5.1單元陣列邏輯堆疊的
層間冗余37
2.5.2晶圓匹配與芯片間冗余共享對3D存儲器良率的影響41
2.5.33D存儲器中單芯片的全局BIST、BISR和冗余共享43
2.5.4總結(jié)47
2.6結(jié)論48
第3章TSV內(nèi)置自檢49
3.1引言49
3.2通過電壓分頻和比較器進行TSV短路檢測和修復(fù)52
3.2.1TSV短路檢測/修復(fù)BIST體系結(jié)構(gòu)的設(shè)計52
3.2.2基于BIST結(jié)構(gòu)的TSV
修復(fù)技術(shù)55
3.2.3BIST和修復(fù)架構(gòu)的結(jié)果和校驗55
3.2.4BIST和修復(fù)架構(gòu)的局限性57
3.2.5總結(jié)57
3.3基于讀出放大器對TSV進行類DRAM和類ROM測試58
3.3.1盲TSV的類DRAM測試58
3.3.2孔壁開槽TSV的類ROM測試60
3.3.3類DRAM和類ROM的BIST的結(jié)果和討論61
3.3.4類DRAM和類ROM的BIST的局限性62
3.3.5總結(jié)62
3.4基于多電壓級環(huán)形振蕩器的TSV參數(shù)測試62
3.4.1環(huán)形振蕩器測試電路及缺陷模型63
3.4.2電阻故障檢測和電源電壓的影響65
3.4.3泄漏故障檢測和電源電壓的影響66
3.4.4環(huán)形振蕩器測試電路的檢測分辨率和面積開銷67
3.4.5基于環(huán)形振蕩器的BIST的局限性69
3.4.6總結(jié)69
3.5結(jié)論70
第4章基于TSV探測的鍵合前TSV測試71
4.1引言71
4.1.1探測設(shè)備及鍵合前TSV探測難點72
4.2鍵合前TSV測試74
4.2.1通過探測TSV網(wǎng)絡(luò)進行參數(shù)化TSV測試79
4.2.2鍵合前探測的模擬結(jié)果82
4.2.3鍵合前TSV探測的局限性89
4.2.4總結(jié)90
4.3通過TSV并行測試和故障定位減少測試時間90
4.3.1一種并行TSV測試集設(shè)計算法的開發(fā)92
4.3.2創(chuàng)建測試組算法的評估95
4.3.3創(chuàng)建測試組算法的局限性98
4.3.4總結(jié)99
4.4結(jié)論99
第5章基于TSV探測的鍵合前掃描測試100
5.1引言100
5.2基于TSV探測的鍵合前掃描測試101
5.2.1鍵合前掃描測試102
5.2.2鍵合前掃描測試的
可行性和結(jié)果110
5.2.3總結(jié)118
5.3結(jié)論119
第6章芯片間關(guān)鍵路徑上測試架構(gòu)的時間開銷優(yōu)化技術(shù)120
6.1引言120
6.1.1芯片測試外殼對功能延遲的影響121
6.1.2寄存器時序優(yōu)化及其在延遲恢復(fù)中的應(yīng)用123
6.23D堆疊集成電路的DFT插入后的時序優(yōu)化技術(shù)124
6.2.1芯片和堆疊級別的時序優(yōu)化方法127
6.2.2邏輯再分配算法130
6.2.3時序優(yōu)化在恢復(fù)測試架構(gòu)帶來的延時影響的有效性133
6.2.4總結(jié)139
6.3結(jié)論140
第7章鍵合后測試外殼和新興測試標準141
7.1引言141
7.2基于3D堆疊集成電路標準測試接口的芯片測試外殼143
7.2.1芯片測試外殼架構(gòu)144
7.2.2基于1500的芯片測試外殼145
7.2.3基于JTAG 1149.1的芯片測試外殼147
7.2.4P1838芯片測試外殼實例應(yīng)用148
7.2.5用于實驗基準的芯片級測試外殼的成本和實現(xiàn)151
7.2.6總結(jié)153
7.3用于MoL 3D堆疊的
JEDEC寬I/O標準153
7.3.1擴展P1838芯片測試外殼在JEDEC環(huán)境中的測試155
7.3.2總結(jié)159
7.4結(jié)論159
第8章測試架構(gòu)優(yōu)化和測試調(diào)度161
8.1引言161
8.1.13D測試架構(gòu)和測試調(diào)度162
8.1.2考慮多重鍵合后測試插入和TSV測試的優(yōu)化需求163
8.2堆疊后測試架構(gòu)和調(diào)度優(yōu)化165
8.2.1堆疊后測試的測試架構(gòu)優(yōu)化171
8.2.2用于PSHD的ILP方法171
8.2.3用于PSSD的ILP方法176
8.2.4用于PSFD的ILP方法176
8.2.5基于ILP的堆疊后測試優(yōu)化的結(jié)果和討論178
8.2.6總結(jié)191
8.3針對多次測試插入和互連測試的擴展測試優(yōu)化191
8.3.1改善優(yōu)化問題定義192
8.4擴展ILP模型的推導(dǎo)197
8.4.1PHMTS問題的ILP模型197
8.4.2PSMTS問題的ILP模型201
8.4.3其他問題的ILP模型201
8.5多測試插入ILP模型的結(jié)果和討論207
8.5.1總結(jié)213
8.6結(jié)論214
第9章結(jié)論215
參考文獻217