芯粒設計與異質集成封裝

前言第1章　先進封裝技術前沿 11.1　引言 11.2　倒裝芯片凸點成型及鍵合/組裝 41.2.1　倒裝芯片凸點成型 41.2.2　倒裝芯片鍵合/組裝 51.3　混合鍵合 61.3.1　混合鍵合的一些基本原理 61.3.2　索尼的CMOS圖像傳感器（CIS）混合鍵合 61.3.3　臺積電的混合鍵合 91.3.4　英特爾的混合鍵合 91.3.5　SK海力士的混合鍵合 111.4　2D IC集成 121.5　2.1D IC集成 131.5.1　封裝基板上的薄膜層 131.5.2　嵌入有機封裝基板的精細金屬線寬/線距RDL橋 151.5.3　嵌入扇出型環(huán)氧模塑料（EMC）的精細金屬線寬/線距RDL橋 161.5.4　精細金屬線寬/線距RDL柔性橋 181.6　2.3D IC集成 181.6.1　SAP/PCB方法 191.6.2　先上晶扇出型方法 211.6.3　后上晶扇出型方法 211.7　2.5D IC集成 241.7.1　AMD/聯(lián)電的2.5D IC集成 241.7.2　英偉達/臺積電的2.5D IC集成 251.7.3　2.5D IC集成的一些近期進展 261.8　3D IC集成 281.8.1　3D IC封裝（無TSV） 281.8.2　3D IC集成（有TSV） 311.9　芯粒設計與異質集成封裝 341.9.1　片上系統(tǒng)（SoC） 341.9.2　芯粒設計與異質集成封裝方法 351.9.3　芯粒設計與異質集成封裝的優(yōu)點和缺點 381.9.4　賽靈思的芯粒設計與異質集成封裝 381.9.5　AMD的芯粒設計與異質集成封裝 381.9.6　CEA-Leti的芯粒設計與異質集成封裝 411.9.7　英特爾的芯粒設計與異質集成封裝 411.9.8　臺積電的芯粒設計與異質集成封裝 431.10　扇入型封裝 441.10.1　6面模塑的晶圓級芯片尺寸封裝（WLCSP） 441.10.2　WLCSP的可靠性：常規(guī)型與6面模塑型 461.11　扇出型封裝 481.12　先進封裝中的介質材料 521.12.1　為什么需要低Dk和低Df的介質材料 521.12.2　為什么需要低熱膨脹系數(shù)的介質材料 521.13　總結和建議 53參考文獻 57第2章　芯片分區(qū)異質集成和芯片切分異質集成 892.1　引言 892.2　DARPA在芯粒異質集成方面所做的努力 892.3　片上系統(tǒng)（SoC） 902.4　芯粒設計與異質集成封裝方法 922.5　芯粒設計與異質集成封裝的優(yōu)點和缺點 942.6　賽靈思的芯粒設計與異質集成封裝 952.7　AMD的芯粒設計與異質集成封裝 962.8　英特爾的芯粒設計與異質集成封裝 1012.9　臺積電的芯粒設計與異質集成封裝 1082.10　Graphcore的芯粒設計與異質集成封裝 1112.11　CEA-Leti的芯粒設計與異質集成封裝 1122.12　通用芯?；ヂ?lián)技術（UCIe） 1142.13　總結和建議 114參考文獻 114第3章　基于TSV轉接板的多系統(tǒng)和異質集成 1213.1　引言 1213.2　硅通孔（TSV） 1223.2.1　片上微孔 1233.2.2　TSV（先通孔工藝） 1233.2.3　TSV（中通孔工藝） 1243.2.4　TSV（正面后通孔工藝） 1243.2.5　TSV（背面后通孔工藝） 1253.3　無源TSV轉接板與有源TSV轉接板 1263.4　有源TSV轉接板的制備 1263.5　基于有源TSV轉接板的多系統(tǒng)和異質集成（3D IC集成） 1263.5.1　UCSB/AMD的基于有源TSV轉接板的多系統(tǒng)和異質集成 1263.5.2　英特爾的基于有源TSV轉接板的多系統(tǒng)和異質集成 1263.5.3　AMD的基于有源TSV轉接板的多系統(tǒng)和異質集成 1293.5.4　CEA-Leti的基于有源TSV轉接板的多系統(tǒng)和異質集成 1303.6　無源TSV轉接板的制作 1303.6.1　TSV的制作 1303.6.2　RDL的制作 1313.6.3　RDL的制作：聚合物與電鍍銅及刻蝕方法 1323.6.4　RDL的制作：SiO2與銅大馬士革電鍍及CMP方法 1343.6.5　關于銅大馬士革電鍍工藝中接觸式光刻的提示 1353.6.6　背面處理及組裝 1373.7　基于無源TSV轉接板的多系統(tǒng)和異質集成（2.5D IC集成） 1393.7.1　CEA-Leti的SoW（晶上系統(tǒng)） 1393.7.2　臺積電的CoWoS（基板上晶圓上芯片） 1393.7.3　賽靈思/臺積電的多系統(tǒng)和異質集成 1403.7.4　Altera/臺積電的多系統(tǒng)和異質集成 1423.7.5　AMD/聯(lián)電的多系統(tǒng)和異質集成 1423.7.6　英偉達/臺積電的多系統(tǒng)和異質集成 1443.7.7　臺積電含深槽電容（DTC）的多系統(tǒng)和異質集成 1443.7.8　三星帶有集成堆疊電容（ISC）的多系統(tǒng)和異質集成 1463.7.9　Graphcore的多系統(tǒng)和異質集成 1473.7.10　富士通的多系統(tǒng)和異質集成 1473.7.11　三星的多系統(tǒng)和異質集成（I-Cube4） 1473.7.12　三星的多系統(tǒng)和異質集成（H-Cube） 1493.7.13　三星的多系統(tǒng)和異質集成（MIoS） 1493.7.14　IBM的多系統(tǒng)和異質集成（TCB） 1493.7.15　IBM的多系統(tǒng)和異質集成（混合鍵合） 1513.7.16　EIC及PIC的多系統(tǒng)和異質集成（二維并排型） 1523.7.17　EIC及PIC的多系統(tǒng)和異質集成（三維堆疊型） 1523.7.18　Fraunhofer基于玻璃轉接板的多系統(tǒng)和異質集成 1533.7.19　富士通基于玻璃轉接板的多系統(tǒng)和異質集成 1533.7.20　Dai Nippon/AGC基于玻璃轉接板的多系統(tǒng)和異質集成 1553.7.21　GIT基于玻璃轉接板的多系統(tǒng)和異質集成 1553.7.22　漢諾威萊布尼茨大學/烏爾姆大學的化學鍍玻璃轉接板 1553.7.23　總結和建議 1563.8　基于堆疊TSV轉接板的異質集成 1583.8.1　模型建立 1583.8.2　熱力設計 1583.8.3　支撐片制作 1613.8.4　薄晶圓夾持 1633.8.5　模塊組裝 1643.8.6　模塊可靠性評估 1653.8.7　總結和建議 1673.9　基于TSV轉接板的多系統(tǒng)和異質集成 1673.9.1　基本結構 1673.9.2　TSV刻蝕及CMP 1703.9.3　熱測量 1733.9.4　薄晶圓夾持 1733.9.5　微凸點成型、C2W組裝和可靠性評估 1753.9.6　20μm節(jié)距微焊點的失效機理 1783.9.7　微焊點中的電遷移 1783.9.8　最終結構 1803.9.9　漏電流問題 1803.9.10　結構的熱仿真及測量 1853.9.11　總結和建議 1863.10　基于TSV轉接板雙面集成芯片的多系統(tǒng)和異質集成 1873.10.1　基本結構 1873.10.2　熱分析——邊界條件 1893.10.3　熱分析——TSV等效模型 1903.10.4　熱分析——焊料凸點/底部填充料等效模型 1903.10.5　熱分析——結果 1913.10.6　熱力分析——邊界條件 1933.10.7　熱力分析——材料屬性 1933.10.8　熱力分析—結果 1943.10.9　TSV的制作 1963.10.10　轉接板頂面RDL的制作 2003.10.11　含有頂面RDL的填銅轉接板的露銅 2013.10.12　轉接板底面RDL的制作 2013.10.13　轉接板的無源電學特性 2043.10.14　最終組裝 2053.10.15　總結和建議 2083.11　基于硅穿孔（TSH）的多系統(tǒng)和異質集成 2083.11.1　電學仿真及結果 2093.11.2　測試結構 2113.11.3　含UBM/ 焊盤和銅柱凸點的頂部芯片 2133.11.4　含UBM/焊盤/焊料的底部芯片 2143.11.5　TSH轉接板 2163.11.6　最終組裝 2163.11.7　可靠性評估 2183.11.8　總結和建議 223參考文獻 223第4章　基于無TSV轉接板的多系統(tǒng)和異質集成 2354.1　引言 2354.2　扇出型技術 2384.2.1　先上晶且面朝下 2384.2.2　先上晶且面朝上 2404.2.3　芯片偏移問題 2414.2.4　翹曲問題 2414.2.5　后上晶（先RDL） 2424.2.6　EIC和PIC器件的異質集成 2454.2.7　封裝天線（AiP） 2454.3　專利問題 2474.4　基于扇出型（先上晶）封裝的2.3D IC集成 2474.4.1　扇出型（先上晶）封裝 2474.4.2　星科金朋的2.3D eWLB（先上晶） 2474.4.3　聯(lián)發(fā)科的扇出型（先上晶） 2484.4.4　日月光的FOCoS（先上晶） 2484.4.5　臺積電的InFO_oS和InFO_MS（先上晶） 2494.5　基于扇出型（后上晶）封裝的2.3D IC集成 2504.5.1　NEC/瑞薩電子的扇出型（后上晶或先RDL）封裝 2504.5.2　Amkor的SWIFT（后上晶） 2504.5.3　三星的無硅RDL 轉接板（后上晶） 2504.5.4　臺積電的多層RDL轉接板（后上晶） 2524.5.5　日月光的FOCoS（后上晶） 2524.5.6　矽品科技的大尺寸扇出型后上晶2.3D 2554.5.7　Shinko的2.3D有機轉接板（后上晶） 2554.5.8　三星的高性價比2.3D封裝（后上晶） 2574.5.9　欣興電子的2.3D IC集成（后上晶） 2574.6　其他的2.3D IC集成結構 2594.6.1　Shinko的無芯有機轉接板 2594.6.2　英特爾的Knights Landing 2594.6.3　思科的無芯有機轉接板 2604.6.4　Amkor的SLIM 2604.6.5　賽靈思/矽品科技的SLIT 2624.6.6　矽品科技的NTI 2624.6.7　三星的無TSV轉接板 2624.7　總結和建議 2644.8　基于ABF的2.3D IC異質集成 2654.8.1　基本結構 2654.8.2　測試芯片 2674.8.3　晶圓凸點成型 2684.8.4 　精細金屬線寬/線距/線高的RDL基板（有機轉接板） 2684.8.5　積層封裝基板 2714.8.6　翹曲測量 2714.8.7　混合基板 2734.8.8　最終組裝 2754.8.9　有限元仿真及結果 2754.8.10　總結和建議 2814.9　基于互連層的2.3D IC集成 2814.9.1　基本結構 2814.9.2　測試芯片 2824.9.3　精細金屬線寬/線距RDL轉接板 2824.9.4　互連層 2874.9.5　高密度互連（HDI）印制電路板（PCB） 2884.9.6　混合轉接板的最終組裝 2884.9.7　混合基板的特性 2894.9.8　最終組裝 2914.9.9　可靠性評估 2914.9.10　總結和建議 2994.10　2.3D IC異質集成中的低損耗介質材料的表征 3004.10.1　為什么需要低損耗介質材料 3004.10.2　原材料及其數(shù)據表 3014.10.3　樣品準備 3024.10.4　法布里-珀羅開放式諧振腔（FPOR） 3044.10.5　使用Polar和ANSYS設計的測試結構 3094.10.6　測試結構制備 3114.10.7　時域反射儀（TDR）測量及結果 3134.10.8　有效介電常數(shù)（εeff） 3144.10.9　矢量網絡分析儀（VNA）測量及基于仿真結果的校正 3154.10.10　總結和建議 318參考文獻 318第5章　芯粒間的橫向通信 3315.1　引言 3315.2　剛性橋與柔性橋 3335.3　英特爾的EMIB 3335.3.1　EMIB技術的焊料凸點 3355.3.2　EMIB基板的制備 3355.3.3　EMIB的鍵合挑戰(zhàn) 3365.4　IBM的DBHi 3375.4.1　DBHi的焊料凸點 3375.4.2　DBHi的鍵合組裝 3385.4.3　DBHi的底部填充 3425.4.4　DBHi的主要挑戰(zhàn) 3445.5　舍布魯克大學/IBM的自對準橋 3445.5.1　自對準橋V形槽開口的工藝流程 3455.5.2　測試結果 3485.5.3　自對準橋的主要挑戰(zhàn) 3485.6　扇出型封裝剛性橋的專利 3485.7　臺積電的LSI 3505.8　矽品科技的FO-EB和FO-EB-T 3505.8.1　FO-EB 3515.8.2　FO-EB-T 3545.9　日月光的sFOCoS 3555.9.1　sFOCoS的基本結構及工藝流程 3555.9.2　FOCoS-CL的基本結構及工藝流程 3565.9.3　sFOCoS、FOCoS-CL之間的可靠性及翹曲比較 3575.10　Amkor的S-Connect 3585.10.1　含硅橋的S-Connect 3595.10.2　含模塑RDL橋的S-Connect 3605.11　IME的EFI 3615.11.1　EFI的工藝流程 3615.11.2　EFI的熱學性能 3635.12　imec的硅橋 3635.12.1　imec硅橋的基本結構 3645.12.2　imec硅橋的工藝流程 3645.12.3　imec硅橋的主要挑戰(zhàn) 3655.13　UCIe聯(lián)盟 3655.14　柔性橋 3675.15　欣興電子的混合鍵合橋 3675.15.1　封裝基板上含C4凸點的混合鍵合橋 3685.15.2　芯粒晶圓上含C4凸點的混合鍵合橋 3685.16　總結和建議 369參考文獻 370第6章　銅-銅混合鍵合 3736.1　引言 3736.2　直接銅-銅熱壓鍵合 3736.2.1　直接銅-銅熱壓鍵合的一些基本原理 3736.2.2　IBM/RPI的銅-銅熱壓鍵合 3756.3　直接SiO2-SiO2熱壓鍵合 3756.3.1　SiO2-SiO2熱壓鍵合的一些基本原理 3756.3.2　麻省理工學院的SiO2-SiO2熱壓鍵合 3776.3.3　Leti/飛思卡爾/意法半導體的SiO2-SiO2熱壓鍵合 3776.4　銅-銅混合鍵合歷史的簡要介紹 3796.5　銅-銅混合鍵合的一些基本原理 3796.6　索尼的直接銅-銅混合鍵合 3816.6.1　索尼的CIS氧化物-氧化物熱壓鍵合 3816.6.2　索尼的CIS銅-銅混合鍵合 3846.6.3　索尼的三片晶圓混合鍵合 3866.6.4　索尼W2W混合鍵合的鍵合強度 3876.7　SK海力士的銅-銅混合鍵合 3886.7.1　面向DRAM應用的混合鍵合 3886.7.2　鍵合良率的提升 3906.8　三星的銅-銅混合鍵合 3906.8.1　混合鍵合的特性 3906.8.2　焊盤結構和版圖對混合鍵合的影響 3916.8.3　銅-銅混合鍵合的空洞 3926.8.4　12層存儲器堆疊的CoW混合鍵合 3936.9　TEL的銅-銅混合鍵合 3966.9.1　混合鍵合的仿真 3966.9.2　銅的濕法原子層刻蝕 3976.10　Tohoku的銅-銅鍵合 3986.10.1　銅晶粒粗化 3986.10.2　銅/PI系統(tǒng)的混合鍵合 4016.11　imec的銅-銅混合鍵合 4036.11.1　具有銅/SiCN表面形貌的混合鍵合 4036.11.2　D2W混合鍵合 4046.11.3　混合鍵合的熱學及機械可靠性 4076.12　CEA-Leti的銅-銅混合鍵合 4106.12.1　CEA-Leti/ams的無銅混合鍵合 4106.12.2　CEA-Leti/SET的D2W混合鍵合 4126.12.3　CEA-Leti/英特爾的D2W自組裝混合鍵合 4136.13　IME的銅-銅混合鍵合 4146.13.1　SiO2 W2W混合鍵合的仿真 4146.13.2　基于SiO2的C2W混合鍵合的仿真 4186.13.3　銅/聚合物C2W混合鍵合的仿真 4216.13.4　C2W混合鍵合的良率提升 4256.14　英特爾的銅-銅混合鍵合 4296.15　Xperi的銅-銅混合鍵合 4306.15.1　D2W混合鍵合—芯片尺寸效應 4306.15.2　基于混合鍵合的多芯片堆疊 4316.16　應用材料的銅-銅混合鍵合 4326.16.1　混合鍵合的介質材料 4326.16.2　混合鍵合的開發(fā)平臺 4346.17　三菱的銅-銅混合鍵合 4366.18　欣興電子的混合鍵合 4376.19　D2W與W2W混合鍵合 4406.20　總結和建議 440參考文獻 442